전자기기에서 외부 Console로 사용되는 Touch Pad의 입력오류를 줄이기 위해서는 안정된 전원의 공급이 필요하다, 전원에서 발생하는 노이즈는 PDN(Power Delivery Network)의 임피던스에 의해서 발생하며, 이들 노이즈를 줄이기 위해서는 decoupling capacitor의 적절한 수량과 위치를 선정하여, PDN의 임피던스를 최소화해야 한다. 본 논문에서는 임피던스의 최소화를 위해서 Full-wave 시뮬레이션을 이용해서 임피던스 특성을 분석하고, VNA(Vector Network Analyzer)를 이용하여 주파수에 대한 PDN 임피던스를 측정하고, Touch Pad 구동용 지그를 이용해서 Time Domain에서의 임피던스 저감에 따른 노이즈 특성을 분석 비교하였다.
This paper investigated the sound characteristics in an apartment complex. The field measurement was conducted in order to examine the acoustical characteristics of the apartment complex in situ. As a result, it shows that there are around 3 sec. reverberation time and the additional sound reinforcements at the area of high height due to the surrounded buildings. Thus, 1:50 Scale model measurement and Raynoise computer simulation were carried out with insertion of the parapet and the canopy on the balcony. In case of a single building, the parapet was effective to reduce noise level at low floor levels, and the canopy was effective to reduce noise level at high floor levels. But it also shows that both the parapet and the canopy were not effective to reduce noise level at middle floor levels. In case of an apartment complex, the canopy was less effective to reduce noise level at each floor in comparison with case of the single building.
격자간섭계는 한 위상 물체에 의한 파두의 굴절변화로 인해 그 물체에 대한 미분 위상 영상을 제공하며, 이 미분 위상 영상은 위상 영상으로 전환되어야 할 필요가 있다. 미분 위상차 영상으로부터 위상차 영상을 얻기 위한 선적분 과정은 노이즈를 축적하고 줄무늬 아티팩트를 생성한다. 줄무늬 아티팩트는 선적분이 수행된 위상차 영상에서 적분 방향으로 노이즈와 왜곡이 증가한다. 이 연구에서는 이러한 아티팩트를 줄이기 위해 몇 가지 기계 학습 방법들을 구성하고 비교하였다. 기계 학습 방법들은 상호비교를 위하여 시뮬레이션 된 수치 팬텀과 엑스선 및 중성자 격자 간섭계로부터 얻어진 실험 데이터에 적용되었다. 그 결과 웨이블릿 전처리와 기계 학습 방법(WCNN)의 조합이 가장 효과적인 것으로 나타났다.
본 논문에서는 DTV, TV-PIP, PC-video, camcorder, videophone 등에 널리 웅용되고 있는 영상 축소기를 제안한다. 제안된 영상 축소기는 2차원 위상 교정 디지털 필터를 이용한 고성능/고화질의 축소이미지를 제공하는 영상 축소기이다. 본 논문에서는 기존 제품에 웅용된 영상 축소기 방식인 Pixel-drop 방식, Upsampling 방식 및 Scaler32 방식의 문제점들을 모두 보완하는 엘리어싱 노이즈 제거 방법과 하드웨어 부담을 최소화한 방법인 디지털 필터의 위상 특성을 웅용한 축소원리를 설명할 것이다. 또한, 제안된 영상 축소기의 성능이 Scaler32 방식보다 우수함을 최종 시뮬레이션 결과(축소 영상)를 Scaler32 방식에 의한 결과와 비교하여 그 타당성을 증명할 것이다. 본 논문에서 제안된 영상 축소기는 라인메모리, 수직축 축소기, 수평축 축소기 및 FIFO로 크게 4블럭으로 구성되어 있다. 또한, 시스템 면적의 최소화를 위해 사용된 필터의 계수는 덧셈기와 천이기로 구현이 가능하며, 필터는 MUX-adder 형태의 구조를 가진다. 그리고, 보상 필터의 추가로 인한 필터의 대역제한폭이 영상 대역제한폭인 6MHz 까지 향상되어 원영상의 고주파 성분의 손실이 최소화된다. 제안된 영상 축소기는 하드웨어 언어인 Verilog-HDL로 설계되고, Cadence로 검증된다. 그리고, 회로 합성은 Synopsys 합성기로 합성되며, 레이아웃은 Mentor에서 수행된다. 사용되는 칩 마스터는 4,500$\mu\textrm{m}$$\times$4,500$\mu\textrm{m}$이며, 실제 레이아웃 크기는 2,528$\mu\textrm{m}$$\times$3,237$\mu\textrm{m}$이다.
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[게시일 2004년 10월 1일]
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