• Proceedings of the KIPE Conference
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• 2017.07a
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• pp.229-230
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• 2017

본 논문은 단상 3레벨 PFC 컨버터에 적용하는 두 가지 모듈레이션 기법에 따른 시스템 효율 및 스위치 발열을 비교하고, 열해석 시뮬레이션을 통한 열 분포에 대한 결과를 기반으로 적절한 방열기법 모색을 위한 근거자료를 제시한다. 제안하는 모듈레이션 기법을 통해, 주 스위치인 SiC MOSFET의 도통손실을 저감하여 시스템 효율을 향상시키며, 스위치에 발생하는 열을 저감시킨다. 앤시스 열해석 시뮬레이션을 통해 이를 확인하고, 실험을 통해 검증한다. 정격부하(5kW)에 대해 약 $27^{\circ}C$의 스위치 온도저감이 이루어졌으며, 전 부하(0.5kW ~ 5kW)에 걸쳐 약 1%의 효율이 향상되었음을 실험을 통해 확인하였다.

• Proceedings of the KIPE Conference
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• 2014.07a
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• pp.138-139
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• 2014

3레벨 NPC 인버터는 구조상 DC Link가 두 개의 커패시터로 직렬 구성되어 있어 두 커패시터 간의 전압 불균형의 문제가 발생한다. 중성점의 변동으로 인하여 스위치 소자의 소손과 제어기의 오작동 등 시스템의 안정도가 떨어지게 된다. 기존의 중성점 전압을 제어하는 오프셋 전압 인가 방식은 zero point 지점에서 불연속 스위칭 구간이 존재하기 때문에 중성점 제어가 불가능하다. 본 논문에서는 중성점 전압을 제어하기 위하여 DPWM 기법에서 중성점 전압을 제어하는 방식을 제안하였다. DC Link의 두 커패시터 전압 불균형이 발생하면 $60^{\circ}(+30^{\circ})$ DPWM 기법으로 Positive 벡터와 Negative 벡터의 스위칭 인가 시간을 조절하여 두 커패시터의 전압 균형을 이루게 한다. 시뮬레이션을 통하여 본 논문에서 제안한 방식에 대한 타당성을 검증하였다.

• Proceedings of the KIPE Conference
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• 2014.07a
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• pp.508-509
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• 2014

전력변환장치의 효율을 개선하기 위해 많은 연구가 이루어지고 있는 가운데, 본 논문에서는 3-레벨 인버터 중에서도 NPC 인버터와 T-타입 인버터를 사용한다. 각 인버터는 서로 다른 스위치 정격에 의해 손실 차이가 생기며, 또한 손실에 영향을 미치는 MI(Modulation Index), PF(Power Factor), 그리고 스위칭 주파수에 따라 손실의 크기가 좌우 되었다. 하지만 두 인버터는 각 구조의 특성상 NPC 의 경우 도통손실이 매우 크며, T-타입의 경우 스위칭 손실이 크게 나타난다는 모듈상의 한계가 있다. 본 논문에서는 인버터 구조에 따라 손실에 지배적으로 영향을 미치는 각 Device의 특성을 고려하여, 전력변환장치에서 발생되어지는 도통손실과 스위칭손실을 분석 하였다.

• Proceedings of the KIPE Conference
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• 2019.07a
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• pp.260-262
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• 2019

본 논문은 철도 차량용 보조전원 장치의 부피 저감을 위하여 펄스 폭 제어가 포함된 공진형 LLC 컨버터를 제안한다. 철도 차량용 보조전원 장치는 가선에 연결되어 객차의 각종 전원을 공급하는 장치로써 객실 내의 전원과 절연이 필수적이다. 따라서 고효율의 절연형 DC/DC 컨버터인 LLC 컨버터가 적용되어 있으나, 가선의 큰 입력전압 변동에 대응하기 위해 스위칭 주파수의 변조 폭이 넓어질 뿐 아니라 제어 난도가 증가하는 단점을 가진다. 이러한 LLC 컨버터의 단점을 보완하기 위해 Boost+LLC 또는 Buck+LLC 컨버터의 두 단계의 전력변환을 통해 Boost 또는 Buck 컨버터가 LLC 컨버터의 입력전압을 제어하며, LLC 컨버터는 항상 공진 주파수에서 동작하도록 제어하는 시스템이 주로 사용된다. 본 논문은 3레벨 LLC 컨버터에 펄스 폭 변조를 적용하여 입력전압 제어를 달성하며, 이를 통해 기존의 시스템보다 부피 저감을 달성하는 방안을 제안한다. 제안된 방법은 전력변환 모의해석 프로그램인 PSIM 및 Matlab을 통해 검증되었다.

• Review of KIISC
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• v.34 no.2
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• pp.49-55
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• 2024

고전 컴퓨터에서 풀기 어려운 난제를 효율적으로 모델링하고 해결할 수 있는 양자 컴퓨터는 현재암호들을 위협하고 있다. 특히, 공개키 암호에 해당하는 RSA와 Elliptic Curve Cryptography (ECC)는 Shor의 양자 알고리즘에 의해 해당 암호들의 안전성이 기반이 되는 난제들을 다항 시간 내에 해결하여 새로운 양자 내성 암호가 필요한 상황이다. 이에 NIST는 양자내성암호 표준화 공모전을 주최함으로써 현재까지 표준화 작업을 이어나가고 있다. 대칭키 암호의 경우, Grover의양자 검색 알고리즘에 의해 고전 컴퓨터상에서 보장하던 보안 강도가 제곱근으로 감소되게 된다. 기존, 신규 암호 알고리즘 모두 양자 컴퓨터상에서의 보안 강도를 평가해야 되는 상황이며, 이에 NIST는 양자 후 보안 강도 기준을 도입하였다. 양자 후 보안 강도는 레벨 1에서 5로 정의되며, 각 레벨에는 AES 및 SHA-2/3에 대한 양자 해킹 비용이 지정되어있다. 본 논문에서는 이러한 암호 학계 상황에 따라, 대칭키 AES 및 해시 함수 SHA-2/3에 대한 해킹, 특히 양자 회로 구현 동향에 대해 살펴보고자 한다.

• Journal of the Institute of Electronics Engineers of Korea TC
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• v.47 no.12
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• pp.61-68
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• 2010

In this paper, we investigate the performance of ARQ-aided Time Switched Transmit Diversity (ARQ-TSTD) applying the multi-level control signaling in the WCDMA LCR-TDD system. Proposed ARQ-TSTD system applies the multi-level control signaling scheme in which the receiver sends the response signal (ACK or NACK signal) to the transmitter and defines NACK2 signal for multi-level control. Transmitter utilize the NACK2 control signal to the postponement of transmission and multi-user scheduling scheme proposed by this paper. Simulation results demonstrate that the proposed postponement of transmission and multi-user scheduling scheme yield about 1.3dB, 1.4dB performance gain respectively, compared with the conventional ARQ-TSTD with antenna switching scheme in tenn of the frame error rate (FER) for mobile speed of 3km/h and FER value of 10%. In addition, 14% and 11.5% of throughput gain respectively is shown when Eb/N0=-3dB.

• Journal of the Korea Academia-Industrial cooperation Society
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• v.13 no.2
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• pp.827-833
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• 2012

In this paper, we propose an improved optical flow algorithm which reduces computational complexity as well as noise level. This algorithm reduces computational time by applying level simplification technique and removes noise by using eigenvectors of objects. Optical flow is one of the accurate algorithms used to generate depth information from two image frames using the vectors which track the motions of pixels. This technique, however, has disadvantage of taking very long computational time because of the pixel-based calculation and can cause some noise problems. The level simplifying technique is applied to reduce the computational time, and the noise is removed by applying optical flow only to the area of having eigenvector, then using the edge image to generate the depth information of background area. Three-dimensional images were created from two-dimensional images using the proposed method which generates the depth information first and then converts into three-dimensional image using the depth information and DIBR(Depth Image Based Rendering) technique. The error rate was obtained using the SSIM(Structural SIMilarity index).

• Journal of the Microelectronics and Packaging Society
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• v.19 no.3
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• pp.37-41
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• 2012

The wafer level stacking with Cu-to-Cu bonding becomes an important technology for high density DRAM stacking, high performance logic stacking, or heterogeneous chip stacking. Cu CMP becomes one of key processes to be developed for optimized Cu bonding process. For the ultra low-k dielectrics used in the advanced logic applications, Ti barrier has been preferred due to its good compatibility with porous ultra low-K dielectrics. But since Ti is electrochemically reactive to Cu CMP slurries, it leads to a new challenge to Cu CMP. In this study Ti barrier/Cu interconnection structure has been investigated for the wafer level 3D integration. Cu CMP wafers have been fabricated by a damascene process and two types of slurry were compared. The slurry selectivity to $SiO_2$ and Ti and removal rate were measured. The effect of metal line width and metal density were evaluated.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.39C no.5
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• pp.447-455
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• 2014

In this paper, we consider a representative integral imaging method in glasses-free 3D image processing and propose a prioritized transmission scheme for guaranteeing a received video quality in error-prone environments. According to the correlation of pixels consisting of each voxel of integral image, we set the priority differently and apply the modulation level according to this priority value. That is to say, the corresponding pixels with small variance are set to a high priority and transmitted by using a low level modulation that is robust under transmission errors, but the corresponding pixels with greater variance are set to a lower priority and transmitted by using a high level modulation that has a high bit error rate but fast transmission rate. Result shows that the proposed scheme that applies the error-robust modulation level to the important image bit stream with the high priority improves the peak to sidelobe ratio (PSR) of the received 3D image, compared with a typical method that use the same modulation level without distinction of priorities.

• Journal of the Institute of Electronics and Information Engineers
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• v.50 no.1
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• pp.180-184
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• 2013

In this paper, a low power antenna switch controller IC is designed using a silicon-on-insulator (SOI) CMOS technology. To improve power handling capability and harmonic distortion performance of the antenna switch, the proposed antenna switch controller provides 3-state logic level such as +VDD, GND, and -VDD for the gate and body of switch of FETs according to decoder signal. By employing input-coupled current ring oscillator and hardware efficient level shifter, the proposed controller greatly reduces power consumption and hardware complexity. It consumes 135 ${\mu}A$ at a 2.5 V supply voltage in active mode, and occupies $1.3mm{\times}0.5mm$ in area. In addition, it shows fast start-up time of 10 ${\mu}s$.