• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2004년도 가을 학술발표논문집 Vol.31 No.2 (1)
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• pp.556-558
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• 2004

최근 VLSI 설계 분야에서, 단열 논리는 에너지 효율성이 뛰어난 저전력 설계 기술 중 하나로 각광 받고 있다. 이러한 단열 논리는 기존의 저전력 회로 설계를 위해 사용되었던 CMOS 논리들을 서서히 대체해 나갈 컷으로 기대되고 있다. 하지만 않은 단열 논리들의 제시에도 불구하고, 기존의 CMOS논리들을 단열 논리로 대체하는 기법에 관한 연구는 거의 없는 실정이다. 이 논문에서는 래치형 패스 트랜지스터 단열 논리(LPAL)와 이를 이용한 저전력 설계 기법을 소개하였다. 래치형 패스 트랜지스터 단열 논리는 기존의 단열 논리들이 가지고 있는 단정을 해결하고, 보다 저전력 지향적으로 CMOS논리를 대체 할 수 있다는 장점을 가진다.

• 한국산학기술학회논문지
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• 제17권11호
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• pp.483-490
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• 2016

자동차 도어 래치는 스프링, 사출품, 소형 모터 등의 작은 부품들을 조립하여 제조된다. 이를 위해서는 각 부품의 정밀설계 및 조립기술이 요구된다. 도어 래치는 자동차의 문을 열리지 않게 고정시켜 운전자의 안전에 직접적인 영향을 미치는 중요한 역할을 한다. 따라서 본 연구에서는 자동차 도어 래치의 주요 구성요소인 커넥터 단자의 트리밍 시, 롤오버를 저감하고 적합한 유효전단면을 찾기 위한 연구를 수행하였다. 유한요소해석과 실험계획법의 직교배열을 통한 다구찌법을 이용하여 차량용 도어 래치커넥터 단자의 전단면 품질 향상을 위한 최적 설계변수를 설정하였다. 해석에 사용된 설계변수는 클리어런스, 곡률반경, 블랭크 홀딩력이며, 커넥터 단자의 재질은 C2600이다. 해석을 통해 제안된 최적 트리밍 공정 조건은 실험을 통해 검증되었으며, 최종제품의 전단면 형상과 치수가 성형해석 결과와 잘 일치하였다. 이상의 결과로부터 차량용 도어 래치커넥터 단자의 최종 롤오버 및 유효전단면 향상을 위한 최적화에 다구찌법을 유용하게 적용할 수 있음을 알 수 있으며, 트리밍 공정 이외의 다양한 금속성형공정에도 유용하게 적용할 수 있을 것으로 사료된다.

• 전기전자학회논문지
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• 제7권1호
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• pp.9-15
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• 2003

본 논문은 암호화 장치 및 오류정정부호화 장치 등에서 핵심적으로 사용되고 있는 유한체승산기(finite-field multiplier)의 최적화된 구조를 제안한다. 제안된 구조는 LFSR(Linear Feedback Shift Register)구조를 갖는 유한체 승산기에서 소비전력과 회로면적을 최소화 하여 기존의 LFSR 구조를 바탕으로 하는 유한체 승산기에 비하여 효율적인 승산을 이루도록 한다. 기존의 LFSR 구조의 유한체 승산기는 m비트의 다항식을 승산 하는데 3${\cdot}$m개의 플립플롭(flip-flop)이 필요하다. 1개의 플립플롭은 2개의 래치(latch)로 구성되기 때문에 6${\cdot}$m개의 래치가 소요된다. 본 논문에서는 4${\cdot}$m개의 래치(m 개의 플립플롭과 2${\cdot}$m개의 래치)로 m 비트의 다항식을 승산 할 수 있는 유한체 승산기를 제안하였다. 본 논문의 유한체 승산기는 기존의 LFSR 구조의 유한체 승산기에 비하여 회로구현에 필요한 래치의 개수가 1/3(약 33%)이 감소하였다. 결과적으로 기존의 방법에 비하여 저 소비전력 및 저 면적의 유한체 승산기를 암호화 장치 및 오류정정부호화 장치 등에서 효과적으로 사용이 가능하다.

• 대한전자공학회논문지SD
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• 제46권1호
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• pp.1-6
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• 2009

고전압 소자에서 스냅백 이후의 유지 전압은 구동전압에 비해 매우 작아서 고전압 MOSFET이 ESD(ElecroStatic Discharge) 파워클램프로 바로 사용될 경우 래치업 문제를 일으킬 수 있다. 본 연구에서는 스택 바이폴라 소자를 이용하여 래치업 문제가 일어나지 않는 구조를 제안하였다. 제안된 구조에서는 유지 전압이 구동전압 보다 높으므로 래치업 문제가 발생하지 않으면서, 기존의 다이오드를 사용한 고전압 파워클램프에 비해 면적이 작으며, 내구성 측면에서 800% 성능향상이 있게 되었다. 제안된 구조는 $0.35{\mu}m$ 60V BCD(Bipolar-CMOS-DMOS) 공정을 사용하여 제작되었으며, TLP(Transmission Line Pulse) 장비로 웨이퍼-레벨 측정을 하였다.

• 문화기술의 융합
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• 제6권2호
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• pp.515-520
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• 2020

디지털 회로설계 기술에서 사용되는 CMOS는 양자 터널링 현상 등으로 인해 집적도의 한계에 다다르고 있다. 이를 대체할 수 있는 양자점 셀룰러 오토마타(QCA : Quantum-dot Cellular Automata)는 적은 전력 소모와 빠른 스위칭 속도 등으로 많은 장점이 있음으로 CMOS의 많은 디지털 회로들이 QCA 기반으로 제안되었다. 그중에서도 멀티플렉서는 D-플립플롭, 레지스터 등 다양한 회로에 쓰이는 기본 회로로써 많은 연구가 되고 있다. 하지만 기존의 멀티플렉서는 공간 효율성이 좋지 않다는 단점이 있다. 따라서, 본 논문에서는 셀 간 상호작용을 이용하여 새로운 다층구조 멀티플렉서를 제안하고, 이를 이용하여 D-래치를 제안한다. 본 논문에서 제안하는 멀티플렉서와 D-래치는 면적, 셀 개수, 지연시간이 개선되었으며, 이를 이용하여 큰 회로를 설계할 시 연결성과 확장성이 우수하다. 제안된 모든 구조는 QCADesigner를 이용해 시뮬레이션하여 동작을 검증한다.

• 한국소음진동공학회논문집
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• 제19권8호
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• pp.788-794
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• 2009

Various types of latch designs for hard disk drives using load/unload mechanism have been introduced to protect undesired release motions of a voice coil motor(VCM) actuator from sudden disturbances. Recently, various inertia-type latches have been widely used because locking performance is better than that of other types of latch. However there has been a limit in the inertia type in order to guarantee perfect latch and unlatch operations because of changes in latch/unlatch conditions due to mechanical tolerance and temperature-dependent friction. In this paper, a reliable and robust magnetic latch mechanism is proposed through only simple modifications of coil and yoke shapes in order to overcome the mechanical limit of current inertia-type latches. This new magnetic latch does not have only a simple structure but it also ensures reliable operations and anti-shock performance. The operating mechanism of the proposed latch is theoretically analyzed and optimally designed using an electromagnetic simulation.

• 대한전자공학회논문지SD
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• 제38권8호
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• pp.72-84
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• 2001

마이크로파이프라인 회로의 모든 연산 소자의 타이밍은 아주 중요하다. 스캔 플립플롭을 이용한 경로 지연고장 테스팅에 관한 기존 연구들은 두 개의 테스트 패턴 중 두 번째 패턴의 조절용이도가 높아야 한다는 점을 간과하였다. 본 논문에서는 작은 면적 오버헤드로 마이크로파이프라인 회로의 경로 지연고장을 테스트 할 수 있는 새로운 스캔 래치 및 테스트 방법을 제안하였다. 새로운 스캔 래치를 사용하여 마이크로파이프라인의 경로지연고장을 테스트한 결과에서 기존연구에 비해 높은 경성 경로 지연고장 검출율을 얻었다. 또한 제안된 스캔 래치는 마이크로파이프라인의 고착고장 검출을 위한 BIST로 응용을 확대하기 쉽다.

• 전기전자학회논문지
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• 제15권2호
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• pp.164-170
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• 2011

본 논문에서는 기존 LIGBT의 컬렉터와 에미터 사이에 추가적으로 에미터를 형성한 이중-에미터 구조의 LIGBT를 제안한다. 이중-에미터 LIGBT 구조는 추가된 에미터에 의해 향상된 래치-업 전류밀도, 순방향 전압강하와 빠른 턴-온 시간을 갖는다. 시뮬레이션 결과 이중-에미터 LIGBT 구조는 기존 LIGBT 구조보다 향상된 순방향 전압강하(1.05V), 높은 래치-업 전류($2.5{\times}10^3\;A/{\mu}m^2$), 빠른 턴-온 시간(7.4us)을 가짐을 확인 한다.

• 한국콘텐츠학회논문지
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• 제5권1호
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• pp.229-236
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• 2005

System-On-a-Chip(SOC)을 테스트하는 동안에 요구되는 테스트 시간과 전력소모는 SOC내의 IP 코어의 개수가 증가함에 따라서 매우 중요하게 되었다. 본 논문에서는 수정된 스캔 래치 재배열을 사용하여 scan-in 전력소모와 테스트 데이터의 양을 줄일 수 있는 새로운 알고리즘을 제안한다. 스캔 벡터 내의 해밍거리를 최소화하도록 스캔 래치 재배열을 적용하였으며 스캔 래치 재배열을 하는 동안에 스캔 벡터 내에 존재하는 don't care 입력을 할당하여 저전력 및 테스트 데이터 압축을 하였으며 ISCAS 89 벤치마크 외호에 적용하여 모든 경우에 있어서 테스트 데이터를 압축하고 저전력 스캔 테스팅을 구현하였다.

• 한국산학기술학회논문지
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• 제6권1호
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• pp.54-57
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• 2005

반도체 소자 면적의 축소에 따라 중성자의 소프트 에러율은 집적회로 설계시 큰 문제점으로 대두되고 있다. 고전류 중성자 빔에 의한 가속 실험에서, 래치-업 현상은 소프트 에러 발생율의 정확한 예측을 방해하는 요소로 작용하고 있다. 본 연구는 SRAM 소자의 SER 가속 실험시 발생하는 래치-업에 대한 효과를 분석하였다. 2차원 소자 시뮬레이터를 이용한 시뮬레이션 환경하에서의 결과 깊은 p-well 구조의 기판이 이중 또는 삼중 well 구조에 비하여 양호한 래치-업 방지 효과를 나타내었다. 또한 접지에 대한 $V_{DD}$ 전력선까지의 거리를 최소화하는 것이 효과적인 설계 기법으로 평가되었다.