• Journal of the Institute of Electronics Engineers of Korea SD
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• v.38 no.8
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• pp.72-84
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• 2001

The timings of all computational elements in the micropipeline circuits are important. The previous researches on path delay testing using scan methods make little account of the characteristic of the path delay tests that the second test pattern must be more controllable. In this paper, a new scan latch is proposed which is suitable to path delay testing of the micropipelines and has small area overhead. Results show that path delay faults in the micropipeline circuits using the new scan are testable robustly and the fault coverage is higher than the previous researches. In addition, the new scan latch for path delay faults testing in the micropipeline circuits can be easily expanded to the applications such as BIST for stuck-at faults.

• Journal of KIISE:Computing Practices and Letters
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• v.10 no.2
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• pp.125-133
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• 2004

In order to test reflecting the features of a development methodology and domain, it is required to tailor process standards and perform testing according to the tailored process. However, since commercial testing tools support only a part of the tailored process, it is essential to either acquire or develop testing tools appropriate for a development environment. This paper proposes a method to develop a test process execution tool which has common features of standards, and variousness in methodologies and domains. ‘Test Process Execution Tool: Test PET’ which is a test process execution tool developed adapting the concept of product line. Our Test PET generates the test process suitable for the development methodology and domain and then executes the produced test process.

• KSCI Review
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• v.8 no.2
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• pp.24-32
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• 2001

본 연구에서는 VHDL을 이용하여 16-비트의 파이프라인 SIC를 함수적 레벨에서 기술하여 구현하고. 그 프로세서의 동작을 확인하였다. 구현된 파이프라인 SIC를 시뮬레이션할 때 그 프로세서 내에서 실행되는 테스트 벡터를 기호로 표시된 명령어로 먼저 설정하여 규정하고, 구현된 명령어 세트를 프로그래밍하여 입력하였다. 따라서 본 연구에서 제시된 테스트 벡터를 이용한 시뮬에이션 방법은 프로세서의 동작을 쉽게 확인할 수 있었으며, 정확한 시뮬레이션을 할 수 있었고, VHDL을 이용하므로써 구현시 프로세서의 동작을 문서화하는 것이 간편하였다.

• Journal of the Korea Society of Computer and Information
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• v.5 no.3
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• pp.16-28
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• 2000

In this paper, we implemented by describing a pipeline processor using a HDL in functional level, simulated and verified it's operation. When simulating a implemented processor. We first specify assembly instruction that is Performed in the processor. entered by programming using the instruction sets at the experimental framework. Thus, the procedure that is presented in this paper can easily identify and verify the purpose for implementation and operation of a system by using test vector. Also, it was possible that exactly simulate a system. The method was comfortable that document a system operation to implement.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.41 no.9
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• pp.97-106
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• 2004

A new test strategy for embedded SOC test is proposed. The SOC test is evaluated by the degree that is the amount of the total reduced test time. Since the test time for a embedded core is determined by the configuration of test wrapper, the total test time is decided by the length of the largest TAM used by the test wrapper. So the DFT(Design for Test) must be involved in the design flow. And the efficient test strategy must be settled. The all Previous test strategies are the methods that find a sub-optimal configurations of scan-chains to minimize the test time after the total TAM lines are divided into a few groups. But this is the NP-complete problem so that all attempts which examine such a TAM configuration and scan-chain division are impossible. In this thesis, a new methodology for this problem is proposed and the efficiency of the methodology is proved.

• Cartoon and Animation Studies
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• s.3
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• pp.302-357
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• 1999

• Proceedings of the Korean Institute of Navigation and Port Research Conference
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• 2014.10a
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• pp.333-335
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• 2014

20년 이상의 에이징 테스트와 브레이킹 테스트를 걸친 모빌리스 부이는 해상에서 저항력이 강한 특수 폴리에틸렌 재질로 제작된다. 국제항로표지협회 (IALA AISM)에서 공식 계류라인 소프트웨어로 선정한 CALMAR를 직접 개발함으로써 기존 강철 부이에 비해 우월한 안전성과 긴 수명, 간단한 유지보수, 현저한 유지비용 감소 등 다양한 장점을 지니고 있다. 전 세계적인 부이 사용의 추세가 변화됨에 따라 국내에도 보다 좋은 해양발전을 위해 플라스틱 부이를 소개한다.

• Journal of KIISE
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• v.42 no.1
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• pp.76-85
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• 2015

Software Product Line Engineering is a collection of techniques that analyze the commonalities and variabilities of the products within a product family and produce products using such information. In Software Product Line Engineering, construction of the correct core assets is very important. To accomplish this, the commonalities and variabilities must first be definitively identified, both to provide traceability between the core assets, and to guarantee the reliability of the products. This paper suggests software product line development and test processes based on CVL for the differentiation of commonalities and variabilities. The proposed approach enables correct building of the core assets through procedures to keep traceability and guarantee the reliability of the products.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.26 no.5B
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• pp.685-691
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• 2001

본 논문은 4단계 파이프 라인과 VLIW (Very Long Instruction Word) 구조를 갖는 FLOVA라는 DSP 프로세서의 테스트용이 설계 기법을 다룬다. Full-scan design, BIST(Built-In-Self-Test), IEEE 1149.1의 기법들이 플립플롭과 floaing point unit, 내장된 메모리, I/O cell 등에 각각 적용되었다. 이러한 기법들은 테스트 용이도의 관점에서 FLOVA의 구조에 적절하게 적용되었다. 본 논문에서는 이와 같이 FLOVA에 적용된 테스트 용이 설계의 특징들을 중심으로 상세하게 기술한다.

• Proceedings of the Korean Institute of Navigation and Port Research Conference
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• 2018.11a
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• pp.313-315
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• 2018

S-Mode는 항해에 필요한 정보들을 확인하기 위하여 주요 항해장비의 기능과 화면, 작동법등을 표준화하는 기능이다. 국제해사기구는 S-Mode의 항해장비 적용을 위한 가이드라인 개발을 진행 중에 있다. 본 연구는 S-Mode 적용을 위한 사용자 의견과 선호도를 조사하여 지침 개발에 반영하기 위해 수행되었다. 항해장비 중 ECDIS를 대상으로, 사용자 선호도 조사를 위한 테스트 프로그램을 구성하였다. 웹기반의 테스트 프로그램을 통해 선호도 조사를 실시하였으며, ECDIS 사용자들이 항해당직 수행 시 선호하는 정보의 내용과 화면배치를 확인하였다. 연구의 결과는 S-Mode에 고려할 사용자 요구 사항을 제시함으로써, 실효성 있는 지침 개발에 기여할 수 있을 것이다.