• 융합신호처리학회논문지
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• 제2권3호
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• pp.93-101
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• 2001

본 논문에서는 DTV, TV-PIP, PC-video, camcorder, videophone 등에 널리 웅용되고 있는 영상 축소기를 제안한다. 제안된 영상 축소기는 2차원 위상 교정 디지털 필터를 이용한 고성능/고화질의 축소이미지를 제공하는 영상 축소기이다. 본 논문에서는 기존 제품에 웅용된 영상 축소기 방식인 Pixel-drop 방식, Upsampling 방식 및 Scaler32 방식의 문제점들을 모두 보완하는 엘리어싱 노이즈 제거 방법과 하드웨어 부담을 최소화한 방법인 디지털 필터의 위상 특성을 웅용한 축소원리를 설명할 것이다. 또한, 제안된 영상 축소기의 성능이 Scaler32 방식보다 우수함을 최종 시뮬레이션 결과(축소 영상)를 Scaler32 방식에 의한 결과와 비교하여 그 타당성을 증명할 것이다. 본 논문에서 제안된 영상 축소기는 라인메모리, 수직축 축소기, 수평축 축소기 및 FIFO로 크게 4블럭으로 구성되어 있다. 또한, 시스템 면적의 최소화를 위해 사용된 필터의 계수는 덧셈기와 천이기로 구현이 가능하며, 필터는 MUX-adder 형태의 구조를 가진다. 그리고, 보상 필터의 추가로 인한 필터의 대역제한폭이 영상 대역제한폭인 6MHz 까지 향상되어 원영상의 고주파 성분의 손실이 최소화된다. 제안된 영상 축소기는 하드웨어 언어인 Verilog-HDL로 설계되고, Cadence로 검증된다. 그리고, 회로 합성은 Synopsys 합성기로 합성되며, 레이아웃은 Mentor에서 수행된다. 사용되는 칩 마스터는 4,500$\mu\textrm{m}$$\times$4,500$\mu\textrm{m}$이며, 실제 레이아웃 크기는 2,528$\mu\textrm{m}$$\times$3,237$\mu\textrm{m}$이다.

• 한국통신학회논문지
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• 제29권2C호
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• pp.315-323
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• 2004

본 논문은 디지털 TV 시스템의 화질 테스트를 위해 사용될 수 있는 정적 비디오 테스트 패턴에 대한 고화질 스트림을 생성할 수 있는 방법을 제안하고 있다. 이를 위해 정적 비디오 테스트 패턴의 부호화에 적합하고 양자화로 인한 화질의 손실을 최소화할 수 있는 사용자 양자화 테이블을 제안하고 있으며, 정적 테스트 패턴의 부호화 과정에서 발생할 수 있는 비디오 버퍼의 넘침 및 고갈 현상을 적응적인 제로 추가 방법을 이용하여 해결함으로써 최적의 화질을 구현하였다. 제안한 알고리즘을 실험해 본 결과 안정된 전송률을 나타낼 뿐만 아니라 화질 또한 멀티버스트 패턴에서 기존 방식 보다 약 3 dB 정도의 우수함을 보여 DTV 시스템의 테스트에 적합함을 알 수 있었다.

• 한국전자파학회논문지
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• 제21권4호
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• pp.443-451
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• 2010

본 논문에서는 Band-III 지상파 디지털 멀티미디어 방송 수신용 저전력 CMOS RF 튜너 칩에 대해 기술한다. 제안된 RF 튜너 칩은 저전력의 소형 휴대단말기 개발에 적합한 Low-IF 수신 구조로 설계되었으며, 174~240 MHz의 RF 방송 신호를 수신하여 1.536 MHz 대역폭의 2.048 MHz IF 신호를 출력한다. RF 튜너 칩은 저잡음 증폭기, 이미지 신호 제거 믹스, 채널 필터, LC-VCO, PLL과 Band-gap 기준 전압 생성기 등의 모든 수신부 기능 블록들을 포함하고 있으며, 0.18 um RF CMOS 기술을 이용하여 단일 칩으로 제작되었다. 또한 전력 소모를 줄이기 위한 4단계 이득 가변이 가능한 저잡음 증폭기를 제안하였으며, Schmoock's 선형화 기법과 Current bleeding 회로 등을 이용하여 수신 성능을 개선하였다. 제작된 RF 튜너 칩의 이득 제어 범위는 -25~+88 dB, 잡음 특성(NF)은 Band-III 전체 대역에서 약 4.02~5.13 dB, 선형 특성(IIP3)은 약 +2.3 dBm 그리고 이미지 신호 제거비는 최대 63.4 dB로 측정되었다. 총 전력 소모는 1.8 V 단일 전원에서 약 54 mW로 우수하며, 칩 면적은 약 $3.0{\times}2.5mm^2$이다.

• 한국정보통신학회논문지
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• 제10권1호
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• pp.80-87
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• 2006

CCTV(Closed Circuit TeleVision)에 사용되는 CCD(Charge Coupled Device)는 일본의 소니가 시장을 $80\%$ 선점하고 있다. 이는 다른 회사가 따라오지 못할 만큼의 성능을 가지고 있기 때문인데, 문제는 CCD에서 사용되는 clock 주파수가 범용 비디오 인코더에서 사용하는 주파수와 다르다는 것이다. 이 때문에 범용 비디오 인코더를 사용하여 TV 출력을 만들려면, 화면 크기를 조절해 주는 scaler와 2개 clock의 동기를 잡아주는 PLL(Phase Loop Lock)이 필요하다. 그래서 본 논문에서는 scaler와 PLL을 사용하지 않고도 TV 출력 신호를 만들 수 있도록 CCD와 동일한 clock으로 동작하는 비디오 인코더를 제안한다. 본 비디오 인코더는 ITU-R BT.601 4:2:2, ITU-R BT.656 중 하나의 입력을 받아서 NTSC, PAL등의 S-video 신호와 CVBS(Composite Video Baseband Signals)로 바꾸어 준다. 입력 클럭이 가변하기 때문에 인코더 내부에서 사용하는 필터의 특성도 가변되도록 설계하였고 하드웨어 크기를 줄이기 위해서 곱셈기를 사용하지 않는 구조로 설계하였다. 명암 신호와 색차 신호를 위한 디지털 필터의 bit width는 하드웨어 설계 시 발생할 수 있는 오차를 ${\pm}1$ LSB(Least Significant Bit) 이하가 되도록 정하여 양질의 복합 영상 신호를 만들 수 있도록 하였다. 제안된 시스템은 Altera FPGA인 Stratix EP1S80B953C6ES을 이용하여 검증을 수행하였다.

• 대한전자공학회논문지SD
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• 제47권9호
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• pp.14-23
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• 2010

본 논문에서는 유럽에서 사용되는 이동형 디지털 방송인 DVB-T/H 신호를 수신 및 신호처리 가능한 DVB-T/H SiP를 제작하였다. DVB-T/H SiP는 칩이 PCB 내부에 삽입될 수 있는 IC-임베디드 PCB 공정을 적용하여 설계되었다. DVB-T/H SiP에 삽입된 DVB-T/H IC는 신호를 수신하는 RF 칩과 어플리케이션 프로세서에서 활용할 수 있도록 수신된 신호를 변환하는 디지털 칩 2개를 원칩화한 모바일 TV용 SoC 이다. SiP 에는 DVB-T/H IC를 동작하기 위해 클럭소스로써 38.4MHz의 크리스탈을 이용하고, 전원공급을 위해 3MHz로 동작하는 DC-DC Converter와 LDO를 사용하였다. 제작된 DVB-T/H SiP는 $8mm{\times}8mm$ 의 4 Layer로 구성되었으며, IC-임베디드 PCB 기술을 사용하여 DVB-T/H IC는 2층과 3층에 배치시켰다. 시뮬레이션 결과 Ground Plane과 비아의 확보로 RF 신호선의 감도가 개선되었으며 SiP로 제작하는 경우에 Power 전달선에 존재하는 캐패시터와 인덕터의 조정이 필수적임을 확인하였다. 제작된 DVB-T/H SiP의 전력 소모는 평균 297mW이며 전력 효율은 87%로써 기존 모듈과 동등한 수준으로 구현되었고, 크기는 기존 모듈과 비교하여 70% 이상 감소하였다. 그러나 기존 모듈 대비평균 3.8dB의 수신 감도 하락이 나타났다. 이는 SiP에 존재하는 DC-DC Converter의 노이즈로 인한 2.8dB의 신호 감도 저하에 기인한 것이다.