• 한국정보통신학회논문지
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• 제4권1호
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• pp.105-113
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• 2000

디지털 통신시스템에 사용되는 파형 성형 필터를 고정소수점으로 설계하는 방법에 대하여 제시한다. 기존에는 설계가 간단한 RCF(Raised Cosine Filter) 또는 Root Squared RCF를 많이 사용했으나 대역제한 특성이 나쁘고 부동소수점 계수로 설계되는 단점이 있다. 본 논문에서는 혼합 선형계획법을 이용하여 고정소수점 파형 성형 필터를 설계하는 방법을 제시하구 정합 필터로 사용하기 위한 Root Squared 형태에 대해서도 소개한다. 몇 개의 설계 예제를 통하여 제안된 설계 방식이 기존의 RCF나 Root Squared RCF와 비교하여 동일한 성능에서 20%이상 간단히 설계가 가능함을 보이고 있다. 특히 급격한 대역제한이 요구되는 IS-95와 같은 무선 통신시스템에서 표준 필터보다 ISI가 75%이상 개선된 결과를 제시하고 있다.

• 한국통신학회논문지
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• 제31권7C호
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• pp.713-724
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• 2006

본 연구의 목적은 PCM/FM 전송시스템에서 RF 대역제한을 위해 사용되는 가변 컷오프 선형위상 특성을 갖는 pre-modulation 필터를 설계, 시뮬레이션을 수행하며 이를 바탕으로 하드웨어를 구현하고 검증하는데 있다. 이러한 가변 컷오프 주파수 특성의 필터는 디지털 FIR 필터, DAC 시스템 및 가변 2차 LPF의 필터 블록으로 구성되며 각 스테이지별 진폭 주파수 응답 분석을 통해서 얻어진 진폭 감쇄 요구조건에 따라서 각 스테이지별로 설계되고 시뮬레이션이 수행된다. 수행된 결과에 따라서 하드웨어로 구현하였으며 제작이 완료된 가변 컷오프 필터의 보간을 위한 아날로그 변환부인 DAC 시스템과 가변 2차 LPF에 대해서는 시뮬레이션 과정에서 예상한 결과치와 일치하는지에 대한 검증과정이 필수적이며 이를 위해서 톤 발생기를 이용한 검증 방안을 제시한다. 검증 결과로부터 보다 정확한 주파수 응답 특성을 위해서 교정 작업을 수행하였다.

• 한국인터넷방송통신학회논문지
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• 제10권3호
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• pp.11-17
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• 2010

다중 규격, 다중 대역, 다중 서비스 시스템간의 유연한 인터페이스를 보장하기 위한 SDR(Software Defined Radio)기술의 구현을 위해서는 안정성 및 저전력, 저연산량의 DDC(Digital Down Conversion)기술이 필수적이다. DDC 기술은 디지털 채널 필터로 이루어진다. 이 때 일반적인 디지털 필터는 유한어장으로 인하여 오버플로우나 반올림 오차에 취약한 단점이 있다. 이에 본 논문에서는 이러한 단점을 보완하는 DDC 구조를 제안하였다. 그 방법으로 WDF(Wave Digital Filter)를 이용한 구조는 그 구조상 반올림 오차에 의한 잡음에 강하다. 따라서 필터계수의 단어길이가 짧을 경우 유용하게 사용된다. 또한 IIR기반의 필터이기 때문에 FIR기반의 필터보다 탭수가 줄어들므로 연산량이 줄어든다. 제안한 DDC구조에 사용된 CIC(Cascaded Integrator Comb) 필터, WDF, IFOP(Interpolated Fourth-Order Polynomials)에 대하여 분석하였으며, 모의실험을 통하여 결과를 확인하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 추계종합학술대회 논문집(4)
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• pp.127-130
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• 2000

This paper proposes a low-Power DDC(Digital Down Converters) architecture for IF(Intermediate frequency) signal processing. It is shown that concept of conventional interpolated FIR filters can be expanded to IIR filters for DDC applications. Also in the paper, power dissipations for the proposed architecture and conventional ones are estimated.

• 문화기술의 융합
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• 제6권3호
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• pp.427-430
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• 2020

IoT 분야와 의료 측정기기 분야에서 여러 개의 아날로그 입력 신호를 동시에 디지털 신호로 변환하는 기술 요구가 늘어나고 있다. 기존 단일 또는 2개의 체널 방식을 이용하여 여러 개의 아날로그 신호를 처리하는 방식에서는 하드웨어 크기와 전력소모 면에서 응용 제한을 받게 된다. 본 논문에서는 여러 개의 아날로그 입력을 동시에 받아서, 각각에 대한 24비트 디지털 신호를 출력하는 다채널 24비트 ADC 용 콤필터 설계 및 구현을 기술하였다. 제안된 콤필터의 기능은 매트랩 시뮬레이션과 FPGA 테스트 보드로 검증하였다. SK 하이닉스 0,35㎛ CMOS 표준 공정을 이용하여 칩으로 제작하였다. 미분기/적분기 사용 또는 FIR 구조의 기존 방식과 성능, 칩 면적을 비교하였다. 제안된 콤필터는 6개 이상의 다채널 아날로그 입력, 저 전력 소모, 작은 하드웨어 크기를 요구하는 IoT 제품과 의료 측정기기 활용이 예상된다.

• 융합신호처리학회논문지
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• 제14권4호
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• pp.249-254
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• 2013

아날로그 신호를 입력받아서 실시간으로 처리하기 위해서는 빠른 곱셈 연산회로와 고속 ADC(A/D converter) 회로가 필요하며 이를 위하여 Double-base Number System(DBNS)이 효과적인 것으로 알려져 있다. DBNS는 2와 3을 밑수로 이용하는 시스템으로서 이진 곱셈기와 비교할 때 곱셈 처리가 매우 빠르며, 칩 면적을 감소시킬 수 있으며, 저소비전력의 장점을 갖고 있다. 그러나 DBNS의 고유특성 때문에 변환오차가 발생하며, 디지털 필터의 구조로 인하여 오차가 연산결과에 누적되어 기존에 사용하던 2진수 방식에 비하여 차단 주파수의 S/N 특성이 저하되는 단점이 있다. 본 논문에서는 필터 계수에 대한 오차를 분석하여 ADC의 엔코더를 비선형으로 설계함으로써 DBNS의 누적오차를 상쇄시키는 방법을 제안하였다. 제안된 시스템은 엔코더 회로만이 수정되었으므로 DBNS의 장점은 그대로 유지된다. 제안한 ADC 엔코더가 비선형임에도 불구하고 -70dB의 차단 주파수 특성을 갖도록 설계한 FIR 필터와 비교하면, 기존의 DBNS 엔코더의 결과는 -35dB를 얻을 수 있었지만, 본 연구에서 제안된 비선형 DBNS 엔코더는 -45dB의 S/N로 -10dB의 향상을 이룰 수 있었다.

• 한국전자통신학회논문지
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• 제11권7호
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• pp.659-664
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• 2016

본 논문에서는 고속 동작과 저전력 동작을 요구하는 디지털 회로 시스템에 사용될 수 있는 Current-mode FIR Filter를 위한 OTA(:Operational Trans-conductance Amplifier) 회로를 제안한다. Current-mode 신호처리는 동작 주파수와 상관없이 일정한 전력을 유지하는 특징이 있기 때문에 고속 동작을 요구하는 디지털 회로 시스템의 저전력 동작에 매우 유용한 회로설계 기술이라고 할 수 있다. 0.35um CMOS 공정을 이용한 시뮬레이션 결과, Vdd=2V에서 전원 전압의 50%에 해당하는 약 1V의 Dynamic Range를 확보하였으며, 약 0~200uA의 출력전류를 확인하였다. 설계한 OTA 회로의 전력은 약 21uW가 계산되었으며, Active Layout 면적은 $71um{\times}166um$ 사이즈로 집적화에 유리할 것으로 기대된다.

• 한국통신학회논문지
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• 제26권9B호
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• pp.1209-1214
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• 2001

본 논문에서는 양방향 디지털 가입자 회선 (Digital Subscriber Lines) 통신을 위해 격자 구조 (lattice structure)와 직교화된 IIR 형태의 필터가 결합된, 이른바 CALAOI(CAscade of LAttice and Orthogonalized IIR) 구조를 갖는 새로운 반향제거기를 제안한다. 모의실험을 통하여 CALAOI 반향제거기는 기존의 FIR 및 IIR 반향제거기보다 훨씬 적은 계산량 및 메모리, 그리고 빠른 수렴속도를 갖는 안정적인 반향제거기임을 확인할 수 있었다. CALAOI 반향 제거기는 xDSL뿐만 아니라, GIGA-bit Ethernet 등 고속 양방향 통신에서 서비스의 성능을 극대화하는데 크게 기여할 것으로 예상된다.

• 한국산학기술학회:학술대회논문집
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• 한국산학기술학회 2006년도 춘계학술발표논문집
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• pp.397-400
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• 2006

본 논문에서는 DSP를 이용하여 코히어런트 레이더에 사용될 수 있는 확장성이 용이한 디지털 펄스 압축기를 시간영역에서 설계하고 그 내용을 분석하였다. 수신 거리 셀 및 FIR 필터 탭(tap) 수에 따른 펄스압축 연산시간을 ADSP21060을 사용하여서 분석함으로써, 설계하고자하는 레이더 시스템 요구 파라미터 들이 정해지는 경우 펄스압축기 구성에 소요되는 DSP의 수행 기능과 소요 수를 쉽게 예측할 수 있도록 운용특성을 분석하였다.

• 한국정보처리학회논문지
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• 제6권1호
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• pp.247-252
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• 1999

낮은 Bit Rate의 음성부호화 방식을 구현하기 위해 필요한 파라메터로서 피치정보가 있다. 연속음성에서 정규화 된 피치정보를 추출하는 방법에서는 음성의 시작이나 끝부분, 무성음 혹은 무성자음과 유성음이 같이 존재하는 프레임, 프레임 경계부에서 피치추출 오류가 발생한다. 이러한 오류를 억제하기 위하여 본 연구에서는 FIR-STREAK 필터의 출력 잔차신호에서 피치정보를 얻는 개별 피치추출법을 제안하였다. 이 방법은 피치정보를 정규화하지 않고 연속적으로 변위하는 피치간격을 적절하게 나타낼 수 있다. 실험결과, 개별 피치추출법은 음성의 시작이나 끝부분, 무성음 혹은 무성자음과 유성음이 같이 존재하는 프레임, 프레임 경계부에서도 유효한 피치정보를 얻을 수 있음을 알 수 있었다. 이 방법은 음성부호화방식, 음성분석, 음성합성, 음성인식등에 응용할 수 있을 것으로 기대된다.