• 전자공학회논문지C
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• 제36C권9호
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• pp.54-65
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• 1999

집적도 및 동작속도의 증가에 따라 설계과정에서 전력소모를 예측하는 것이 TTM(time to market)의 감소를 위해 중요한 문제로 대두되고 있다. 본 논문에서는 CMOS 게이트의 최대소모전력을 예측할 수 있는 예측모델을 제안하였다. 이 모델은 최대소모전력에 대한 계산모델이며, CMOS 게이트를 구성하는 MOSFET 및 게이트의 동작특성, 그리고 게이트의 입력신호 특성을 포함하여 형성하였다. 모델의 설정 절차로는, 먼저 CMOS 인버터에 대한 최대소모전력 예측모델을 형성하고, 다입력 CMOS 게이트를 CMOS 인버터로 변환하는 모델을 제안하여, 변환모델로 변환된 결과를 인버터의 최대소모전력 예측모델에 적용하는 방법을 택함으로서 일반적인 CMOS 게이트에 적용할 수 있도록 하였다. 제안된 모델을 $0.6{\mu}m$ 설계규칙으로 설계한 회로의 HSPICE 시뮬레이션 결과와 비교한 결과, 게이트 변환모델은 SPICE와 5%이내의 상대오차율을 보였으며, 최대소모전력 예측모델은 10% 이내의 상대오차율을 보여 충분히 정확한 모델임을 입증하였다. 또한 제안된 모델에 의한 계산시간이 SPICE 시뮬레이션보다 30배 이상의 계산속도를 보여, 전력예측을 위해 본 논문에서 제안한 모델이 매우 효과적임을 보였다.

• 대한전자공학회논문지SD
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• 제42권1호
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• pp.47-55
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• 2005

본 논문에서는 각종 고성능 디스플레이 등 주로 고속에서 저전력과 소면적을 동시에 요구하는 시스템 응용을 위한 임베디드 코어 셀로서의 8b 240 MS/s CMOS A/D 변환기 (ADC)를 제안한다. 제안하는 ADC는 아날로그 입력, 디지털 출력 및 전원을 제외한 나머지 모든 신호는 칩 내부에서 발생시켰으며, 본 설계에서 요구하는 240 MS/s 사양에서 면적 및 전력을 동시에 최적화하기 위해 2단 파이프라인 구조를 사용하였다. 특히 입력 단에서 높은 입력 신호 대역폭을 얻기 위해 개선된 부트스트래핑기법을 제안함과 동시에 잡음 성능을 향상시키기 위해 제안하는 온-칩 전류/전압 발생기를 온-칩 RC 저대역 필터와 함께 칩 내부에 집적하였으며, 휴대 응용을 위한 저전력 비동작 모드 등 각종 회로 설계 기법을 적절히 응용하였다. 제안하는 시제품 ADC는 듀얼모드 입력을 처리하는 DVD 시스템의 핵심 코어 셀로 집적되었으며, 성능 검증을 위해 0.18um CMOS 공정으로 별도로 제작되었고, 측정된 DNL과 INL은 각각 0.49 LSB, 0.69 LSB 수준을 보여준다. 또한, 시제품측정 결과 240 MS/s 샘플링 속도에서 최대 53 dB의 SFDR을 얻을 수 있었고, 입력 주파수가 Nyquist 입력인 120 MHz까지 증가하는 동안 38 dB 이상의 SNDR과 50 dB 이상의 SFDR을 유지하였다. 시제품 ADC의 칩 면적은 1.36 ㎟이며, 240 MS/s 에서 측정된 전력 소모는 104 mW이다.

• 대한전자공학회논문지SP
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• 제42권3호
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• pp.107-114
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• 2005

선으로 구성된 회로도나 설계도 같은 특수 목적 영상을 처리할 경우 에지가 강조된 영상을 필요로 한다. 또한 프린터, 팩시밀리, LCD TV 등과 같은 이진 출력 장치에 연속 계조 영상을 표현하기 위한 디지털 해프토닝 방법 중 오차 확산 방법으로 이진 영상을 생성할 경우 에지가 흐려진다. 본 논문은 회로도나 설계도 등의 영상 뿐 아니라 이진 출력 장치 등에 사용되는 이진 영상의 에지를 강조하는 방법을 제안한다. 인간의 눈은 한 화소의 명암값이 아니라 국부 평균을 인식한다는 것을 이용하여 제안 방법은 원화소의 명암값과 $3{\times}3$ 블록의 평균 명암값과의 차이 값에 공간적 위치 값에 따른 가중치를 결합하여 국부 공간 변화량(LAM: local activity measure)을 사용한다. 제안된 시스템은 또한 LAM에 평균 명암도를 곱하여 얻어진 에지 강조 정보량(IEE: information of edge enhancement)을 사용한다. IEE를 양자화기 입력에 더하여 이진 영상의 에지를 강조한다. 컴퓨터 시뮬레이션은 제안 방법이 기존의 방법에 비해 영상의 에지가 강조되어 시각적으로 선명한 영상을 생성한다. 또한 거리에 따른 에지 상관도와 로컬 평균 일치도를 이용하여 제안 방법과 기존 방법의 특성을 분석한다.

• 전자공학회논문지
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• 제50권4호
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• pp.43-51
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• 2013

디지털 보청기에 적합한 저전력 3차 델타-시그마 모듈레이터를 설계하였다. 적분기의 출력 스윙을 최소화 하도록 모듈레이터 구조의 계수를 최적화하고, AB급 출력단을 갖는 2단 연산증폭기와 switched-capacitor 구조를 사용하여 전력소모를 최소화 하였다. 본 모듈레이터는 130nm CMOS 공정을 이용하여 제작되었으며, 샘플링 주파수가 3.2MHz일 때 100Hz-10kHz의 신호대역에서 79dB의 SNR(Signal-to-Noise Ratio)이 측정되었다. 전력소모는 1.2V 전원전압에서 $60{\mu}W$에 불과하며 A/D 변환기 코어의 크기는 $0.53mm{\times}0.53mm$ 이다.

• 방송공학회논문지
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• 제22권5호
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• pp.579-588
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• 2017

최근 네트워크 환경의 발달로 인해 사물인터넷 시장이 확대되고 있어 사물 간의 원활한 정보 교환을 위한 데이터 포맷 및 API의 표준화가 필요하다. 이에 국제 표준화 기구인 MPEG(Moving Picture Expert Group)에서는 MPEG-IoMT(ISO/IEC 23093) 프로젝트를 신설해 사물인터넷 관련 표준화를 진행 중이다. MPEG-IoMT는 핵심실험(Core Experiment:CE)을 수립해 데이터 교환 절차, 마크업 언어, 통신 방식 등 전반적인 데이터 교환에 대한 논의를 하고 있다. 본 논문에서는 MPEG-IoMT의 핵심실험 중 핵심실험 1 MPEG-V 센서에 기반한 센서 API 설계, 핵심실험 2 MPEG-V 감각효과에 기반한 구동기 API 설계, 핵심실험 4 IoMT 데이터 표현을 위한 MPEG-21 디지털 아이템, 핵심실험 5 JSON과 RESTful API의 분석에 관해 살펴본다. 센서의 성능 정보와 센서데이터, 구동기의 성능 정보, 제어 명령의 교환 절차를 설명하고 미디어의 부가 데이터의 교환에 대해 논의한다. 또한 마크업 언어와 통신방식을 실험을 통해 비교한다.

• 한국정보과학회논문지:소프트웨어및응용
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• 제26권12호
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• pp.1383-1392
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• 1999

이미 학습된 다층퍼셉트론 신경망을 디지털 VLSI 기술을 사용하여 하드웨어로 구현할 경우 신경망의 가중치 및 뉴런 출력들을 양자화해야 하는 문제가 발생한다. 이러한 신경망 변수들의 양자화는 결과적으로 주어진 입력에 대한 신경망의 최종 출력에서의 왜곡을 초래한다. 본 논문에서는 먼저 이러한 양자화로 인한 신경망 출력에서의 왜곡을 통계적으로 분석하였다. 분석 결과에 의하면 입력패턴 각 성분의 제곱들의 합과 가중치의 크기들이 양자화 영향에 주로 기여하는 것으로 나타났다. 이러한 분석 결과를 이용하여 양자화를 위한 정밀도가 주어졌을 때, 양자화 영향이 최소화된 다층퍼셉트론 신경망을 설계하는 방법을 제시하였다. 그리고 제안된 방법에 의해 얻은 신경망과 오류역전파 학습방법에 의하여 얻은 신경망의 성능을 비교함으로써 제안된 방법의 효율성을 입증하였다. 실험결과는 낮은 양자화 정밀도에서도 제안된 방법이 더 좋은 성능을 보였다.Abstract When we implement a multilayer perceptron with the digital VLSI technology, we generally have to quantize the weights and the neuron outputs. These quantizations eventually cause distortion in the output of the network for a given input. In this paper first we made a statistical analysis about the effect caused by the quantization on the output of the network. The analysis revealed that the sum of the squared input components and the sizes of the weights are the major factors which contribute to the quantization effect. We present a design method for an MLP which minimizes the quantization effect when the precision of the quantization is given. In order to show the effectiveness of the proposed method, we developed a network by our method and compared it with the one developed by the regular backpropagation. We could confirm that the network developed by our method performs better even with a low precision of the quantization.

• 방송공학회논문지
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• 제12권2호
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• pp.159-176
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• 2007

본 논문은 MPEG-7에서 표준화한 BiM 부호화 방식을 이용하여, 특정 스키마 문서에 따라 작성된 XML 인스턴스 문서를 이진형태로 부호화하고 또한 역으로 복호화 하는 소프트웨어 시스템의 구현에 관한 것이다. 본 논문에서는 BiM 부호화기 및 복호화기의 소프트웨어 구조를 클래스 계층구조로 설계하고, 설계한 BiM 부호화기 및 복호화기를 구현한다. 구현된 BiM 부호화기는 평균 90%에 해당하는 부호화 효율을 보였다. BiM 부호화기는 MPEG-7 스키마 문서뿐만 아니라 XML Schema로 정의된 스키마 문서에 따르는 어떤 인스턴스 문서도 부호화할 수 있는 범용 소프트웨어로써, 디지털 방송을 포함한 XML 인스턴스 문서의 부호화가 필요한 많은 응용 분야에서 사용 될 수 있다.

• 전자공학회논문지D
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• 제36D권1호
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• pp.63-73
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• 1999

본 논문에서는 저전력/고속 디지털 FIR 필터를 위한 새로운 파이프라인 구조를 제안한다. 제안된 파이프 라인 구조는 입력 데이터와 계수간 곱셈의 일부를 입력 지연단에서 수행하도록 하는 리타이밍 기법을 사용하여 속도를 향상시켰으며 공급전압을 낮추는 방법을 병행하여 전력을 감소시켰다. 제안된 파이프라인 구조를 적용하여 PRML 디스크 드라이브용 8 탭 FIR 필터를 설계하고 0.8${\mu}m$ CMOS 공정을 이용하여 제작하였다. 실험결과 설계된 FIR 필터는 3.3.V에서 최대 192 MHz까지 동작하였으며 이 때 1.22 mW/MHz의 전력을 소모하였다. 결과적으로 제안된 구조의 FIR 필터는 기존의 구조에 비해 약 16%의 속도가 향상되었으며 같은 데이터 처리능력을 가질 때 약 23%의 전력 감소 효과를 갖는다.

• 대한전자공학회논문지SD
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• 제45권8호
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• pp.61-66
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• 2008

최근 모바일 기기에 3차원 그래픽 디지털 콘텐츠들이 증가함에 따라 휴대용 기기에 적합한 3차원 그래픽 가속기의 연구와 설계는 점점 중요한 이슈가 되고 있다. 본 논문에서는 저전력 3차원 그래픽 파이프라인에 적합한 효율적인 클리핑 구조를 제안한다. 많은 연산 사이클과 연산기를 필요로 하는 클리핑 연산을 두 단계로 나누어서 기하변환 엔진에서는 컬링 정렬(cull and sort) 유닛으로 구현하고, 실질적인 클리핑은 스캔 변환(scan conversion)에서 구현한다. 즉, 스캔 변환 처리기를 구성하고 있는 변처리 (edge walk) 유닛에서 Y축 클리핑을 함께 수행하고 스팬처리 (span processing) 유닛에서 X축과 Z축 클리핑을 함께 수행한다. 제안하는 기하 변환 엔진의 컬링 정렬 유닛은 기존 클리핑 유닛에 비해 면적과 동작 사이클이 크게 줄었고 스캔 변환 처리기의 면적은 거의 증가하지 않아 전반적으로 동작 속도 및 동작 효율을 높였다. 제안하는 클리핑 구조를 적용한 3차원 그래픽 가속기는 Verilog-HDL을 이용하여 설계하고 FPGA를 이용하여 검증하였다.

• 한국통신학회논문지
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• 제33권4A호
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• pp.434-439
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• 2008

본 논문은 2세대 위성방송용 표준인 DVB-S2 (Digital Video Broadcasting - Second Generation) 에서 사용하는 대략적 주파수 동기회로를 효율적으로 설계하는 방법을 제안한다. DVB-S2에서 제거해야 하는 대략적인 주파수 오차는 심볼 전송률의 6.25%에 해당하며 심볼 전송률이 25Mspa일 경우 ${\pm}1.5625Mhz$에 달한다. 대략적인 주파수 오차 추정을 위한 데이터 도움방식 (Data-Aided) 의 알고리즘들을 분석하여 L&R (Luise & Reggiannini) 알고리즘이 복잡도와 추정성능 면에서 가장 효율적임을 밝혔다. 그러나 L&R 알고리즘도 여전히 곱셈기와 덧셈기를 다량으로 사용하므로 구현 복잡도가 매우 높다. 본 논문은 버퍼와 멀티플렉서를 이용한 직렬 상관도 연산구조를 제안한다. 제안된 구조는 기존의 구현 방법에 비해 하드웨어 복잡도가 약 92%정도 감소되었다. 제안된 구조는 Xilinx Virtex II FPGA에서 구현되어 검증되었다.