• 방송공학회논문지
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• 제6권1호
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• pp.66-71
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• 2001

본 논문에서는 디지털 오디오 방송 시스템의 소스 부호화기로 사용하기 위한 AAC (MPEG-2 Advanced Audio Coding) 코덱 시스템의 개발에 관하여 기술한다. 인코더 및 디코더는 ETRI에서 제안한 디지털 오디오 방송 시스템에 접속하기 위해 MPEG-2 (moving Picture Exports Group Phase 2) 시스템의 TS(Transport Stream) 형식으로 입출력한다. 내부 오디오 신호처리를 위한 DSP (Digital Signal Processor)는 TI(Texas Instruments) 사의 TMS320C6701 (Floating point 166 MHz)을 사용하였으며, 인코더 에서는 DSP를 4개까지, 디코더에서는 3개까지 사용하여 구성할 수 있도록 설계하였다. DSP에서는 시스템 제어. 오디오 신호 입 력. 오디오 신호 처리, TS 신호 발생, 비트스트림 출력 등의 처리를 수행하며, 각 DSP는 직렬 및 병렬 접속에 의해 데이터를 전 달한다 현재 본 시스템을 사용하여 2채널의 AAC 코덱을 구현하였으며, 이후 본 시스템을 이용하여 멀티채널 AAC 코덱, MPEG-4 오디오 코덱을 구현할 예정이며. DAB 및 디지털 방송 분야에 활용될 것이다.

• 전자공학회논문지SC
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• 제49권3호
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• pp.69-74
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• 2012

본 논문에서는 국방기술을 활용하여 전투병사의 귀를 폭음으로부터 보호하면서도 상호 교신의 어려움을 최소화하는 야전형 디지털 보청기에 관해 연구한 결과를 보여준다. 보청기는 작은 소리를 증폭하기도 하지만 급격하게 커지는 폭음은 오히려 감쇠시킬 수 있는 신호의 압축이 보편화되어 있다. 이를 전투 병사의 귀에 활용하면 그들의 귀를 보호하게 된다. 디지털 보청기의 개발 과정은 핵심 부품인 DSP IC 칩이 개선되어 새로이 출시되면, 그에 대응해서 새로운 칩에 맞는 펌웨어와 휘팅 소프트웨어를 개발하면 된다. 최근에 캐나다 DSP Factory에서 설계 출시된 Ezairo 5910칩을 가지고 현재 연구되는 보청기 펌웨어 개발의 일부를 소개하고자 한다.

• 대한전자공학회논문지SD
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• 제38권3호
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• pp.44-44
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• 2001

본 논문에서는 CMOS로 구현된 3.3V 8-bit 200MSPS의 Folding / Interpolation 구조의 A/D 변환기를 제안한다. 회로에 사용된 구조는 FR(Folding Rate)이 8, NFB(Number of Folding Block)가 4, Interpolation rate 이 8이며, 분산 Track and Hold 구조를 회로를 사용하여 Sampling시 입력주파수를 Hold하여 높은 SNDR을 얻을 수 있었다. 고속동작과 저 전력 기능을 위하여 향상된 래치와 디지털 Encoder를 제안하였고 지연시간 보정을 위한 회로도 제안하였다. 제안된 ADC는 0.35㎛, 2-Poly, 3-Metal, n-well CMOS 공정을 사용하여 제작되었으며, 유효 칩 면적은 1070㎛×650㎛ 이고, 3.3V전압에서 230mW의 전력소모를 나타내었다. 입력 주파수 10MHz, 샘플링 주파수 200MHz에서의 INL과 DNL은 ±1LSB 이내로 측정되었으며, SNDR은 43㏈로 측정되었다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2022년도 추계학술대회
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• pp.469-471
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• 2022

본 논문에서는 아날로그 구동 방식의 4K UHD LCOS 패널을 구동하기 위해 디지털 픽셀을 아날로그 픽셀로 변환하는 과정에서 발생되는 이득 오차, DC 옵셋, 샘플링 클럭의 위상 오차를 보정하기 위한 보정회로의 구현 방법을 기술한다. 제안된 보정회로는 이득 및 DC 옵셋 보정 회로와 샘플링 클럭 위상 조정 회로로 구성되며, FPGA와 비디오 앰프를 이용하여 구현하였다.

• 전자공학회논문지
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• 제50권9호
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• pp.68-73
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• 2013

본 논문에서는 수면 중에 사용자의 건강상태를 모니터링 하기 위한 U-health 시스템으로 맥박 수와 맥박 파형 검출 회로를 제안하였다. 제안된 검출 회로의 출력은 배터리의 교체 없이 장시간 사용하기 위하여 건강 상태에 따라 맥박 수 또는 맥박 파형이 선택된다. 이러한 동작을 위해 제안된 신호 검출 회로는 ADC 모드 또는 카운트 모드로 동작하는 이중 모드 ADC와 간단한 디지털 로직으로 구성된 판별기를 사용하였다. 우선 초기에는 카운트 모드로 동작하는 이중 모드 ADC를 통해 4초 동안의 맥박 수를 검출한다. 검출된 맥박수는 판별기에서 1분간 누적한 뒤 건강 상태를 판별한다. 건강 이상 등으로 맥박 수가 설정된 정상 범위를 벗어난 경우 이중 모드 ADC는 ADC 모드로 동작하며 맥박 파형을 1kHz의 샘플링 주파수로 10bit의 디지털 데이터로 변환한다. 데이터는 버퍼에 저장하였다가 620kbps의 속도로 RF Tx를 통해 단말기로 전송한다. 이때 RF Tx는 모드에 따라 1분 혹은 1ms 간격으로 동작한다. 제안된 신호 검출 회로는 $0.11{\mu}m$ 공정으로 설계하였으며 $460{\times}800{\mu}m^2$의 면적을 차지한다. 측정결과 제안된 검출 회로는 1V의 동작 전압에서 카운트 모드에서는 $161.8{\mu}W$, ADC 모드에서는 $507.3{\mu}W$의 전력을 소모한다.

• 대한전자공학회논문지SD
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• 제45권4호
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• pp.36-42
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• 2008

본 논문은 광통신-시리얼 링크를 위한 40Gb/s 클록 및 데이터 복원 회로의 설계를 제안한다. 설계된 본 회로는 다중 위상을 생성하는 LC 탱크 PLL을 이용하여 8개의 샘플링 클록을 생성하고 $2{\times}$ 오버샘플링 구조의 뱅-뱅 위상 검출기를 이용하여 데이터와 클록의 위상을 조정한다. 40Gb/s의 입력 데이터가 샘플링을 거쳐서 1:4 디멀티플렉싱되어 4채널에 10Gb/s 출력으로 복원되는 구조로서 디지털과 아날로그의 전원을 분리하여 설계가 진행되었다. 인덕터를 사용하여 칩면적은 $2.8{\times}2.4mm^2$을 차지하고 전력소모는 약 200mW이다. 0.18um CMOS공정으로 칩 제작후 측정결과 채널당 악 9.5Gb/s 출력이 측정되었다(직렬입력 약 38Gb/s 해당).

• 대한전자공학회논문지SD
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• 제44권9호
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• pp.54-58
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• 2007

LTPS TFT의 개발과 성능 향상은 패널에 다양한 디지털 회로를 내장하는 SOP의 비약적 발전에 기여하였다. 본 논문에서는 일반적으로 적용되는 낮은 성능의 CMOS 논리게이트를 대체할 수 있는 전류모드 논리(CML) 게이트의 설계 방법을 소개한다. CML 인버터는 낮은 로직스윙, 빠른 응답 특성을 갖도록 설계할 수 있음을 보였으며 높은 소비전력의 단점도 동작 속도가 높아질수록 CMOS의 경우와 근사해졌다. 아울러 전류 구동능력을 키울 필요가 없는 까닭에 많은 수의 소자가 사용되지만 면적은 오히려 감소하는 것을 확인하였다. 특히 비반전 및 반전 출력이 동시에 생성되므로 noise immunity가 우수하다. 다수 입력을 갖는 NAND/AND 및 NOR/OR 게이트는 같은 회로에 입력신호를 바꾸어 구현할 수 있고 MUX와 XNOR/XOR 게이트도 같은 회로를 사용하여 구현할 수 있음을 보였다. 결론적으로 CML 게이트는 다양한 함수를 단순한 몇가지의 회로로 구성할 수 있으며 낮은 소비전력, 적은 면적, 개선된 동작속도 등을 동시에 추구할 수 있는 대안임을 확인하였다.

• 한국정보전자통신기술학회논문지
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• 제16권6호
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• pp.454-464
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• 2023

본 논문은 센서 노드 응용을 위한 1MS/s의 샘플링 속도를 가지는 저전력 8비트 비동기 축차근사형(successive approximation register, SAR) 아날로그-디지털 변환기(analog-to-digital converter, ADC)를 제안한다. 이 ADC는 선형성을 개선하기 위해 부트스트랩 스위치를 사용하며, 공통모드 전압(Common-mode voltage, VCM) 기반의 커패시터 디지털-아날로그 변환기 (capacitor digital-to-analog converter, CDAC) 스위칭 기법을 적용하여 DAC의 전력 소모와 면적을 줄인다. 외부 클럭에 동기화해서 동작하는 기존 동기 방식의 SAR ADC는 샘플링 속도보다 빠른 클럭의 사용으로 인해 전력 소비가 커지는 단점을 가지며 이는 내부 비교를 비동기 방식으로 처리하는 비동기 SAR ADC 구조를 사용하여 해결할 수 있다. 또한, 낮은 해상도의 설계에서 발생하는 큰 디지털 전력 소모를 줄이기 위해 동적 논리 회로를 사용하여 SAR 로직를 설계하였다. 제안된 회로는 180nm CMOS 공정으로 시뮬레이션을 수행하였으며, 1.8V 전원전압과 1MS/s의 샘플링 속도에서 46.06𝜇W의 전력을 소비하고, 49.76dB의 신호 대 잡음 및 왜곡 비율(signal-to-noise and distortion ratio, SNDR)과 7.9738bit의 유효 비트 수(effective number of bits, ENOB)를 달성하였으며 183.2fJ/conv-step의 성능 지수(figure-of-merit, FoM)를 얻었다. 시뮬레이션으로 측정된 차동 비선형성(differential non-linearity, DNL)과 적분 비선형성(integral non-linearity, INL)은 각각 +0.186/-0.157 LSB와 +0.111/-0.169 LSB이다.

• 대한전자공학회논문지SD
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• 제42권12호
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• pp.71-78
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• 2005

이 논문에서는 비동기 OOK 방식의 UWB 시스템에서 사용할 수 있는 아날로그 송수신단을 설계하였다. 설계한 송수신단은 $0.18{\mu}m$ CMOS 공정을 사용하여 구현 하였으며, SPICE 모의실험과 측정을 통하여 검증을 하였다. 제안된 송수신단은 병렬기, 아날로그-디지털 변환기, 클럭 생성기, 위상고정루프(PLL), 그리고 임펄스 생성기 등으로 이루어져 있다. 동작속도는 125MHz로 동작하는 아날로그-디지털 변환기 8개를 병렬로 연결하여 1Gbps의 속도를 얻으며, 8개의 병렬화된 출력을 얻는다. 이 출력은 D-F/F에 의해 동기화되고, 이 동기화된 출력들은 기저대역으로 전달된다. 임펄스 생성기는 CMOS 디지털 게이트로 이루어져 있으며, 약 1ns의 폭을 가지는 임펄스를 생성한다. 본 논문에서 제안된 송수신단의 모의실험 결과와 측정결과는 저전력 UWB 시스템의 구현이 가능하고, 병렬화를 택해서 높은 데이터 전송률을 얻을 수 있다는 가능성을 보여준다.

• 한국전자파학회논문지
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• 제13권9호
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• pp.907-915
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• 2002

본 논문에서는 위성 통신용 능동 위상 배열 안테나 시스템에 적용할 소형 디지털 위상 천이기 구조를 제안하였다. 포개진 브랜치라인 하이브리드를 기본 소자로 사용하는 반사형 위상 천이기 구조로서 우모드 및 기모드 해석 방법을 사용하여 이론적인 해석 및 설계 변수들을 유도하였다. 또한, 제안한 구조의 전기적인 성능을 실험적으로 확인하기 위하여, 유전율이 2.17인 테프론 기판을 사용하여 X 대역 4비트 위상 천이기를 설계, 제작하였다. 제작된 회로의 크기는 3.5 cm $\times$ 3.0 cm보다 작았으며, 기존의 비결합 구조에 비하여 적어도 50 % 이상의 크기 절감을 가져왔다. 제작된 위상 천이기의 실험 결과는 7.9 - 8.4 GHz 동작 대역내에서 평균 삽입 손실 및 삽입 손실 변화가 각각 3.5 dB, $\pm$ 0.6 dB이하였으며, 입출력 반사 손실은 10 dB 이상이었다. 또한, $\pm$3$^{\circ}$의 rms 위상오차 범위 내에서 원하는 4비트 위상 특성 변화를 보여주었다.