• 한국산업정보학회논문지
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• 제24권1호
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• pp.31-38
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• 2019

본 논문에서는 초음파 응용 영상 기술의 다양한 임상 진단 응용이 가능한 파이프라인 회로 구성 방식을 가지는 빔포밍 프런트 엔드 플랫폼을 개발한다. 하드웨어 설계에서는 전력, 통합수준 및 복제 가능성이 중요한 확장 가능한 애플리케이션은 물론 압축 애플리케이션을 대상으로 한다. 펌웨어 디자인으로는 차세대 고수준의 합성 도구인 Vivado HLS 툴을 사용하여 최대의 생산성 향상으로 설계 생산성을 가속화하는 새로운 IP 및 시스템 중심 설계 환경 구축을 통하여 최적의 FPGA 병렬 처리 수준을 달성 하도록 구현하였다. 설계된 디지털 빔포머는 향후 시스템 사양의 재구성이나 변경시 적절한 수정 및 보완이 가능하고, 임의의 이미지 영역을 생성할 수 있는 스캔 데이터의 고속 관리 기능을 지원한다.

• 대한전자공학회논문지SD
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• 제37권12호
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• pp.70-78
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• 2000

새로운 램프-적분을 이용한 용량차-시간차 변환기를 제안했다. 제안된 회로는 상하대칭으로 두개의 전류 미러, 두 개의 슈미트 트리거, 그리고 제어 논리-회로로 구성된다. 전체 회로를 개별 소자들로 꾸며, 실험한 결과, 제안된 변환기의 센서 커패시터가 295㎊에서 375㎊까지의 커패시턴스 변화에서 1%보다 작은 시간간격(펄스 폭)의 선형 오차를 가진다는 것을 알았다. 제안된 변환기가 335㎊의 센서 커패시턴스를 가질 때, 측정된 용량차와 시간차는 각각 40㎊와 0.2ms이었다. 이 시간차를 빠르고 안정된 클럭으로 카운트함으로써 고 분해능을 제공한다는 것을 알았다. 새로운 램프-적분을 이용한 용량차-시간차변환기를 사용하여 디지털 습도 조절기를 설계하고 실험하였다. 제안된 회로는 전원 전압이나 온도 변화에도 불구하고 용량차에는 거의 영향을 받지 않는다. 또한, 제한된 회로는 적은 수의 MOS 소자로 실현되므로, 작은 칩 면적 위에 집적화 할 수 있는 특징을 갖는다. 따라서 이 회로는 온-칩(on-chip) 인터페이스 회로로 적합하다.

• 전자공학회논문지SC
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• 제40권3호
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• pp.93-98
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• 2003

디지털 신호처리기에 대한 성능향상과 더불어 레이더 펄스 압축기 또한 디지털 처리방식이 점점 일반화 되어가고 있다. 디지털 펄스압축기는 FIR(finite impulse response) 필터 알고리즘을 이용한 시간영역 처리방식 또는 FFT(fast Fourier transform) 알고리즘을 이용한 주파수영역 처리방식으로 구현될 수 있다. 본 논문에서는 다중 DSP(digital signal processor)론 이용하여 확장성이 용이한 디지털 펄스압축기를 구성하고, 아날로그 디바이스사의 ADSP-21060을 적용하여 수신 거리 셀 및 FIR 필터 탭(tap) 수에 따른 펄스압축 연산시간을 E-언어와 어셈블리 언어로 시간영역에서 비교·분석하였다. 분석결과를 적용함으로써, 레이더의 시스템 파라미터가 정해지는 경우 펄스압축기 구성에 소요되는 DSP 수를 쉽게 예측할 수 있음을 확인하였다.

• 전자공학회논문지C
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• 제36C권3호
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• pp.35-46
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• 1999

디지털 통신 시스템에서 입력 신호의 주파수와 위상 오차를 보정하는 디지털 위상 오차 보상기(derotator)를 CORDIC (COordinate Rotation DIgital Computer) 알고리즘을 이용하는 VLSI로 구현하였다. CORDIC은 주어지는 위상값에 따라 입력 신호를 직접 회전시키므로, 디지털 주파수 합성기 (Direct Digital Frequency Synthesizer)와 복소수 승산기를 이용하는 기존의 구현 방법에 비해 하드웨어 면에서 간단하다. 디지털 위상 오차 보상기는 작은 위상 오차를 누적하므로 arctangent 함수의 선형 근사를 이용한 고속의 CORDIC 알고리즘을 이용하는 기존에 비해 약 24%의 속도 향상이 가능하였다. 본 설계된 IC는 0.6㎛ triple metal 공정을 이용하였으며, 전체 칩 면적은 6.8㎟ , 트랜지스터의 개수는 11,400 개다. 측정 결과 최대 동작 주파수는 25 MHz이다

• 한국통신학회논문지
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• 제32권10A호
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• pp.1015-1022
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• 2007

본 논문에서는 UHF(Ultra High Frequency)와 MW(Micro Wave) 대역의 RFID 리더 시스템을 위한 디지털 코덱을 제안하였다. 현재 RFID 시스템은 하나의 프로토콜만을 지원하는 것이 대부분이다. 하지만, 현재 제정되어 있는 표준은 5개의 주파수 대역마다 각각 하나씩 제정되어 있고, 전 세계적으로 가장 널리 쓰이고 있는 UHF 대역의 경우에는 A,B,C 타입이 있으며 향후 더 많은 표준이 제정될 것이다. 또한 앞으로 모바일 RFID 시스템의 관심이 고조되면서 하나 이상의 프로토콜을 지원하는 RFID 시스템의 필요성은 더욱 더 증가할 것이다. 따라서 본 논문에서는 UHF 대역과 MW대역의 dual-band RFID 시스템을 위한 디지털 코덱을 제안하였다. UHF 대역은 EPC 클래스 1 제너레이션 2(EPC Class1 Generation2)표준인 18000-6C 와 MW 대역의 표준인 18000-4 표준을 기반으로 시스템을 구현하였다. 설계된 회로는 알테라사의 쿼터스II 를 이용하여 합성 하였다. 목적 디바이스는 Altera 사의 CycloneII 계열인 EP2C20Q240C8이다. 주 클럭 주파수는 19.2MHz 로 설정하였으며 합성 시 사용된 FPGA의 소자(element)는 18,752개이다.

• 대한전자공학회논문지SD
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• 제47권8호
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• pp.47-55
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• 2010

본 논문에서는 고해상도 저전력 SAR 타입 ADC(아날로그 디지털 변환기)의 면적을 획기적으로 줄이기 위해서 역 다중화기 (Demultiplexer)와 카운터 (Counter)를 이용하는 타이밍 레지스터 (Timing register) 구조를 제안하였다. 전통적으로 사용되는 쉬프트 레지스터에 기반을 둔 타이밍 레지스터 구조는 해상도가 증가될수록 면적이 급격하게 증가하고, 또한 잡음의 원인이 되는 디지털 소비 전력도 증가되는 반면, 제안하는 구조는 해상도 증가에 따른 에러 보정 회로의 면적과 소비 전력 증가를 줄일 수 있다. 0.18 um CMOS 공정을 이용하여 제작하였으며, 제안한 타이밍 레지스터 구조를 이용하여, 기존 구조 대비 5.4배의 면적 감소와 디지털 전력 최소화의 효과를 얻을 수 있었다. 설계한 12 비트 SAR ADC는 11 비트의 유효 비트 (ENOB), 2 mW (기준전압 생성 블록 포함)의 소비전력과 1 MSPS의 변환 속도를 보였으며, 레이아웃 면적은 $1mm{\times}1mm$ 이었다.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2004년도 전력전자학술대회 논문집(2)
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• pp.752-755
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• 2004

본 논문에서는 전력변환회로의 소신호 모델을 이용한 데드빗 전류모드제어기를 설계하였다. 소신호 모델을 이용함으로써 부스투, 벅, 벅-부스트 컨버터에 모두 적용 가능한 데드빗 전류모드제어기를 설계 가능하고, 설계한 제어기는 모든 시비율 동작 조건에서 안정함을 확인하였다. 16bit 마이크로컨트롤러인 80C196KC를 사용하여 설계된 디지털 제어기를 구현하고, 아날로그제어기를 이용한 전류모드 제어에서의 동작 조건에 따른 불안정성 문제를 해결할 수 있음을 실험을 통해 확인하였다.

• 한국통신학회논문지
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• 제17권10호
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• pp.1063-1073
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• 1992

본(本) 논문(論文)은 기존의 디지털 오디오 재생장치(再生裝置)로부터 화면처리용(畵面處理用) 신호(信號)를 추출(抽出)할 수 있는 방법을 제안(提案)하고 이들 억제신호(抑制信號)의 효율적(效率的)인 추출(抽出)을 위한 억제회로(抑制回路)를 설계(設計)하였다. 이 회로(回路)는 상용(常用) 프로세서의 주변(周邊) 논리소자(論理素子)로 구성할 수 있도록 설계(設計)하여 범용화(汎用化) 하였고, 주(主) 프로세서 및 그래픽 억제기(抑制機)와 총합구성(總合構成)하여 CD-G 시스템에서 요구되는 3개 독립적(獨立的) 기능인 신호추출(信號抽出), 추출(抽出)된 신호(信號)의 끼워 맞추기, 추출(抽出)된 신호(信號)로부터 억제명령(抑制命令)을 분석(分析)하여 이에 따른 화면표시(畵面表示) 상태를 측정(測定)한 결과 각 기능(機能)이 실시간(實時間)으로 수행(修行)됨을 확인(確認)하였다.

• 전자공학회논문지T
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• 제36T권1호
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• pp.79-85
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• 1999

마이크로 스트립 다중 선로의 고속 디지털 펄스 신호에 대한 상호 결합 특성을 신간영역에서 등가 회로 모델을 사용하여 나타내었다. MMIC 설계시 펄스의 상승시간과 주파수 및 듀티 사이클에 따른 간섭과 누화 특성을 분석하기 위해 SPICE용 알고리즘을 개발하였고, 이 알고리즘에 희한 해석 결과를 Branin 법과 FDTD법에 의한 결과와 비교하여 일치함을 보였다. 해석은 결합 마이크로 스트립 선로의 기하학적 구조에서 펄스의 특성에 따른 전송 특성을 중심으로 나타내었다. 본 논문의 결과는 MIC 나 MMIC 회로 설계시 신호의 주파수와 결합선로의 구조적 문제를 CAD 프로그램에서 직접 해석하여 간섭 효과를 줄이는데 적용할 수 있다.

• 대한전자공학회논문지SD
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• 제43권6호
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• pp.38-46
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• 2006

DVD용 PRML신호를 디코딩할 수 있는 병렬 아날로그 비터비 디코더를 칩으로 제작하고 테스트 결과를 기술하였다. 병렬 아날로그 비터비 디코더는 기존의 디지털 비터비 디코더를 아날로그 병렬처리 회로를 이용하여 구현한 것으로, 전력 소모가 매우 적다는 장점이 있다. 본 연구에서는 제안한 순환형 아날로그 비터비 디코더 회로를 DVD의 PRML 신호 디코딩용으로 설계 제작하였고, 그 상세 설계 내용과 각 회로의 신호 특성을 분석하였으며, 이를 기반으로 향후 개선 사항을 기술하였다. 또한, 칩으로 제작된 회로가 동작하여 PRML용 신호가 잘 디코딩됨을 보였다.