• 정보과학회 컴퓨팅의 실제 논문지
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• 제21권3호
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• pp.215-222
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• 2015

사물인터넷을 이용한 디지털 도어락, DDiT를 소개한다. DDiT에서는 기존의 디지털 도어락을 제어하기 위하여 통합 마이크로 컨트롤러 플랫폼인 아두이노를 이용하였으며 모바일 플랫폼으로는 안드로이드 스마트폰을 사용하였다. DDiT의 장점 중 하나는 기존의 디지털 도어락에 부착해서 사용할 수 있는 형태로 스마트폰 애플리케이션을 열쇠로 활용하는 방식이라는 점이다. 더구나, 스마트폰 애플리케이션을 사용하므로 이를 통해서 여러 가지 부가적인 기능도 수행할 수 있다. 따라서, 사물인터넷을 이용한 디지털 도어락은 일반 가정집 도어락은 물론 호텔, 연구실, 및 회사와 같은 높은 보안을 필요로 하는 장소에까지 다양한 분야에서 효과적이고 편리하게 활용될 수 있을 것이다.

• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
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• 제8권2호
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• pp.219-230
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• 2002

인터넷이용의 급증에 따라 지식정보화사회 전반의 작업들이 분산환경의 디지털도서관에 저장되어 있는 멀티미디어 컨텐츠를 쉽고 신속하게 찾아 새로운 정보를 생성 또는 공유하는 작업을 통해 이루어진다. 이를 위해 핵심적으로 연구해야 할 부분은 원격지에 흩어져 있는 정보를 효과적으로 연결시켜서 의미있고 일관된 형태로 보여지도록 하는 것이다. 이 목적을 달성하기 위해 디지털도서관에서는 물리적으로 홑어져 있는 정보들이 논리적으로 일관되게 표현될 수 있는 가상공간을 제공해야 하며 가상공간에서 정보가 표현되었을 때 사용자가 원하는 정보를 신속하게 수집하여 제시할 수 있어야 한다. 가상문서(Virtual Document)란 특정 저장장소에 저장되어 존재하던 물리적 문서(Physical Document)들을 대상으로 사용자에게 필요한 일부분 또는 전체를 동적으로 연결하여 통합한 문서를 의미한다. MIRAGE-III 디지털도서관에서는 일반 텍스트문서와 XML로 기술된 구조화된 가상문서를 대상으로 내용기반 검색을 수행한다. 이 시스템에서는 XML 문서구조를 기반으로 부분문서의 검색이 가능하며 문서의 속성 및 계층구조에 대한 검색과 문서간의 링크관계를 이용한 검색도 가능하다. 본 논문에서는 MIRAGE-III 디지털도서관에서의 질의어처리기 및 검색기를 설계하고 구현한 방법론에 대하여 기술한다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2012년도 추계학술대회
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• pp.225-228
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• 2012

본 논문은 8-비트 디코더, 2-비트 시간-인터폴레이터, 그리고 출력 버퍼로 구성된 10-비트 시간-인터폴레이션 디지털-아날로그 변환기를 제안한다. 제안하는 시간-인터폴레이션 기법은 RC 로우패스 필터에 의한 시정수를 이용해서 charging time을 조절하여 아날로그 값을 결정하는 방법이다. 또한 시간-인터폴레이터를 구현하기 위해 공정 변화를 최소화하기 위해 레플리카 회로를 포함한 제어 펄스 발생기를 제안한다. 제안하는 10-비트 시간-인터폴레이션 디지털-아날로그 변환기는 3.3 V $0.35{\mu}m$ 1-poly 6-metal CMOS 공정을 이용하여 설계된다. 설계된 10-비트 시간-인터폴레이션 디지털-아날로그 변환기의 면적은 기존의 10-비트 저항열 디지털-아날로그 변환기의 61%를 차지한다. 그리고 시뮬레이션 된 DNL과 INL은 각각 +0.15/-0.21 LSB와 +0.15/-0.16 LSB이다.

• 한국정보통신학회논문지
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• 제8권7호
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• pp.1506-1511
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• 2004

디지털 통신망을 통한 정보 송수신시 전송로 상에서의 잡음으로 인해 데이터 블록에 발생하는 오류는 전체 통신 시스템의 성능 및 전송효율에 지대한 영향을 미친다. 설계된 RS 코드 복호기는 오류 위치 다항식과 오류평가 다항식을 구하기 위해 수정된 유클리드 알고리즘을 적용하였다. 본 논문에서 적용된 설계 구조와 알고리즘 계산 방식은 복호기 설계시 1개의 셀을 사용하여 면적을 최소화하고, 연산을 ROM과 병렬 구조로 구성하였기 때문에 높은 동작주파수에서 고속 동작을 실현 할 수 있을 것이라 기대된다. 본 논문에서 설계된 회로는 ModelSim과 Active-HDL 그리고 Synopsys Tool상에서 설계되었으며, Xilinx Virtex2 XC2V3000에 PNR시 slice 점유율은 28% 시스템 클럭 스피드는 45Mhz의 결과를 얻었다.

• 전자공학회논문지 IE
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• 제49권1호
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• pp.1-6
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• 2012

본 논문에서는 시간-디지털 변환기의 성능 개선을 위하여, 높은 해상도의 2단 시간-디지털 변환기(TDC)를 설계하였다. TDC 중간에 2단 버니어 시간 증폭기(2-S VTA)를 사용하여 2단 구조를 갖도록 하였다. 2단 버니어 시간 증폭기는 기존의 시간 증폭기에 비해 이득이 64 이상으로 매우 크기 때문에 전체 2단 TDC의 해상도를 높인다. TDC는 버니어 구조를 사용하였기 때문에 고급 공정에 제한받지 않고, 높은 해상도를 얻을 수 있다. 제안하는 2단 TDC는 $0.18{\mu}m$ CMOS 공정으로 설계하였고, 전원 전압은 1.8V로 모의실험 하였다. 전체 입력 범위는 512ps이고 전체 해상도는 0.125ps이다.

• 융합신호처리학회 학술대회논문집
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• 한국신호처리시스템학회 2001년도 하계 학술대회 논문집(KISPS SUMMER CONFERENCE 2001
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• pp.101-104
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• 2001

본 논문에서는 5GHz 대역을 사용하는 무선 LAN의 표준안인 IEEE 802.11a-1999를 위한 디지털 자동 이득 제어기를 제안한다. 송수신간의 동기화를 위한 신호인 Training symbol을 이용하여 수신기에 입력되는 신호의 이득을 측정한다. 측정된 이득을 이상적인 이득과 비교하여 갱신할 이득을 구한다. 갱신 이득은 신호를 증폭하는GCA(Gain Controlled Amplifier)의 입력 전압으로 변환되어 신호의 증폭도를 제어하게 된다. 본 논문에서는 하드웨어 부담을 줄이기 위해 부분 선형 근사방법을 이용하여, 갱신 이득을 GCA의 입력 전압으로 변환한다. 보다 정확한 제어를 위하여 이득 측정 및 제어 값의 갱신을 7회 반복하여 수행한다. 본 논문에서 제안한 디지털 자동 이득 제어기는 VHDL을 이용하여 설계하였으며, Xilinx CAD Tool을 이용하여 Timing Verification을 수행하였다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1998년도 하계학술대회 논문집 B
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• pp.660-662
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• 1998

실장 PCB에 대한 검사업무는 많은 인력과 시간비용을 요구 제품의 생산성을 저하시킴으로써 제품에 대한 경쟁력 확보에 큰 장애요인이 되고 있다. 따라서, 기업들은 검사 자동화를 추진하여 왔는데, 검사 생산성을 획기적으로 개선하기 위해서는 검사패턴을 자동 생성하고 아날로그 회로나 디지털 회로상의 전자 소자나 회로 기능을 선택적으로 검사함으로써 검사비용을 최소화할 수 있는 다기능 검사 기능이 요구된다. 따라서, 본 연구에서는 회로 보오드상의 부품 특성에 따라 최적의 검사패턴을 자동 작성하고 동시에 실행할 수 있는 지능형 검사 시스템을 개발하고자 한다.

• 전기전자학회논문지
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• 제19권3호
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• pp.342-348
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• 2015

광대역 통신 모뎀이나 초고해상도 비디오 코덱 등과 같이 높은 데이터율을 갖는 시스템을 하드웨어로 구현할 때에는 디지털 필터의 고속 구현이 필수적이다. 디지털 필터의 임계경로는 대부분 MAC (multiplication and accumulation) 연산 회로이므로 필터 계수의 0이 아닌 비트의 갯수가 희소하다면 하드웨어 비용이 적은 덧셈기로도 디지털 필터를 고속으로 구현할 수 있다. 압축센싱은 신호의 희소 표현이나 희소 신호의 복원에 우수한 성능을 보임이 최근 연구에서 보고되고 있다. 본 논문에서는 압축센싱에 기반한 디지털 FIR 필터의 CSD (canonic signed digit) 계수를 찾는 방법을 제안한다. 주어진 주파수 응답과의 오차를 최소하면서 탐욕적 방법으로 희소한 0이 아닌 부호자리수를 찾고 잘못 선택되었던 부호자리수는 제거하는 과정을 반복한다. 설계 예를 통해 제안된 방법으로 희소한 0이 아닌 CSD 계수의 FIR 필터를 설계할 수 있음을 보인다.

• 대한전자공학회논문지TE
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• 제39권3호
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• pp.1-7
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• 2002

본 논문에서는 다중 PFD(Phase Frequency Detector)와 적응 전하펌프 회로를 설계하여 지터 잡음 특성과 주파수 획득 과정을 향상시킨 새로운 PLL 클럭 발생기를 제안한다. 기존의 PLL은 넓은 데드존과 듀티 사이클 특성을 갖고 있기 때문에 지터잡음을 발생하고, 긴 지연시간 때문에 고속 동작에는 부적합하다. 본 논문에서는 이러한 문제를 해결하기 위하여, TSPC(True Single Phase Clocking) 회로를 이용하여 다중 구조를 갖는 PFD를 설계하였다. 데드존 특성, 듀티 사이클의 제한조건을 개선할 수 있도록 회로를 설계하였으며, 탁월한 지터잡음 성능을 향상시킬 수 있었다. 또한 적응 전하펌프 회로를 사용하여 PLL을 설계하였으며 루프필터의 전하펌프 전류를 증가시킴으로써 주파수 획득 특성을 개선 할 수 있었다. Hspice 시뮬레이션을 수행한 결과, 제안한 PLL은 데드존이 0.01ns 미만이고, 입력신호의 듀티 사이클에 무관하며, 50ns의 빠른 획득시간을 갖는 것을 확인할 수 있었다. 따라서 제안된 회로는 고성능 마이크로프로세서 및 디지털시스템에 적용될 수 있다.

• 대한전자공학회논문지TE
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• 제37권5호
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• pp.103-110
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• 2000

본 논문은 PID 성능을 갖는 SD H/sub ∞/ 제어기 설계절차를 제안한다. 제안한 설계절차에 따라, 연속시간 제어대상과 디지털 제어기로 구성된 SD 시스템을 표준 H/sub ∞/ 문제에 적용하여 제어시스템을 설계한다. 또한, 설계 과정에서 PID 제어기의 응답특성을 갖도록 H/sub ∞/ 제어기의 하중함수를 선택하는 방법을 나타낸다. 제시 한 설계절차를 2관성 공진 시스템에 적용하였다.