• Proceedings of the KIEE Conference
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• 2003.11c
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• pp.758-761
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• 2003

금석문의 영상데이터를 디지털 형태로 검출하고, 영상신호처리 알고리즘을 사용하여 신호의 특성을 분석하고 그 결과를 제시하였다. 대상체는 비석에 음각된 문자로 하였다. 대전 주변의 백제권에서 몇몇 유형의 음각 문자를 형태별로 분류하여 디지털 이미지화한 다음, 문자가 각인된 정보영역과 바탕영역의 신호패턴을 추출하였다. 먼저 칼라 이미지를 grey tone으로 변환한 후, 전처리 과정을 거쳐 이미지의 노이즈나 불명확성을 제거하고 히스토그램 전 영역에 걸쳐 스케일 확장시켰다. 문자가 각인된 정보영역과 바탕영역을 구분하여 무작위로 소이미지 샘플을 취득하고 각 소이미지의 신호패턴을 분석하였다. 그 결과를 중첩의 원리를 이용하여 합성한 후 영역별 신호분석 패턴을 정형화하였다. 유형별로 다소 차이를 보이나 두 영역의 이미지 분석 결과는 차별성을 보였다. 문자 영역은 grey level 범위가 좁고 한정되며 일관성을 보이는데 비해, 바탕영역은 범위가 넓고 광범위하였다. 두 영역의 교차 레벨 범위는 극히 제한적이었으며 패턴 분리에 큰 영향을 끼치지 못하였음이 밝혀졌다. 이 일련의 과정은 알고리즘화되어, 1-2분 정도의 사전 작업만 하면 프로그램에 의해 문자를 추출할 수 있다. 이러한 사실들은 종래 무리한 탁본 작업에만 전적으로 의존하던 금석학 분야의 디지털화를 가능케 할 수 있다.

• The Journal of the Institute of Internet, Broadcasting and Communication
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• v.18 no.3
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• pp.177-183
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• 2018

Currently, digital signal processing systems are used extensively in image processing, audio processing, filtering, and equalizations, etc. In addition, the importance of DRAM, which has a great influence on the performance of an digital signal processor has been increased, making research on DRAM actively conducted in industry and academia. Therefore, it is important to have a more accurate DRAM model in order to obtain reliable results when evaluating the performance of a digital signal processor through simulation. In this paper, we developed a digital signal processor simulator capable of inter-working with a DRAM simulator. With the simulator, we analyzed the influence of the DRAM model which operates correctly on a cycle-by-cycle basis, on the performance of the digital signal processor by using the UTDSP digital signal benchmark.

• The Journal of the Institute of Internet, Broadcasting and Communication
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• v.13 no.4
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• pp.171-177
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• 2013

Due to the demand for high speed 3D graphic rendering, video file format conversion, compression, encryption and decryption technologies, the importance of digital signal processor system is growing rapidly. In order to satisfy the real-time constraints, high performance digital signal processor is required. Therefore, as in general purpose computer systems, digital signal processor should be designed as multicore architecture as well. Using UTDSP benchmarks as input, the trace-driven simulation has been performed and analyzed for the 2 to 16-core digital signal processor architectures with the cores from simple RISC to in-order and out-of-order superscalar processors for the various window sizes, extensively.

• Proceedings of the IEEK Conference
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• 2000.09a
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• pp.947-950
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• 2000

디지털 데이터 처리 및 전송과 함께 방대한 양의 디지털 데이터에 대한 저장 시스템의 용량 증가를 위한 신호처리 기법에 대해 관심이 날로 증가하고 있는 가운데, 다양한 기록 시스템에 대하여 고안된 여러 가지 채널 코딩 및 신호 검출 알고리즘을 분석, 검증하기 위한 시뮬레이터를 하드웨어적으로 구현하였다. 본 시뮬레이터는 광 기록 저장 채널에 대한 신호처리 시뮬레이션프로그램을 토대로 디지털 신호처리 프로세서(DSP)를 이용하여 RLL 변조 코드에 대한 인코더/디코더 및 채널을 통과한 데이터에 대해 심볼간 간섭을 제거하기 위한 등화기와 등화된 채널 출력 신호로부터 전송된 데이터를 결정하기 위한 여러 가지 신호 검출기를 설계하여 채널을 통과하기 전의 원본 데이터와 통과후의 출력 값에 대한 에러율을 분석, 검증하였다.

• Smart Media Journal
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• v.3 no.4
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• pp.35-40
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• 2014

As small sized bio-sensors and digital yarns are developed, digital wear measuring vital signs can be used for individuals' health, the elderly care and sports activities. This paper discusses a database structure for analyzing stress state, pulses, positions, exercise amount of user based on vital signs measured for 24 hours measured by the wear and GPS information, and a storage for storing XML documents following a standard HL7 meta-model. By analyzing the stored information, the system identifies the stress state and exercise amount of users. Pulses, exercise intensity and emergency situations can be also detected by the system in real time. This paper discusses the implementation of a system enabling to acquire and analyze vital signals to understand user behavior patterns.

• Journal of the Korean Society for Aeronautical & Space Sciences
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• v.43 no.7
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• pp.641-647
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• 2015

In this paper, Analyzed the multi-channel signal processing algorithms for digital-transponder. To analyze suitable multi-channel signal processing algorithms, compare algorithms about four criteria. Four criteria are as follows, perfect reconstruction, interference rejection, resource usage and power consumption. Analysis for each algorithm in accordance with these four criteria. then propose the multi-channel signal processing algorithms for digital satellite communication system.

• Journal of the Korean Society for Aeronautical & Space Sciences
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• v.49 no.11
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• pp.933-940
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• 2021

The space-borne SAR(Synthetic Aperture Radar) system radiates the microwave signal and receives the backscattered signal. The received signal is converted to digital at the Digital Receiver, which is implemented at the end of the SAR sensor receiving chain. The converted signal is formated after signal processing such as filtering and data compression. Two quantization are conducted in the Digital Receiver. One quantization is an analog to digital conversion at ADC(Analog-Digital Converter). Another quantization is the BAQ(Block Adaptive Quantization) for data compression. The quantization process is a conversion from a continuous or higher bit precision to a discrete or lower bit precision. As a result, a quantization noise is inevitably occurred. In this paper, the impact of two quantization processes are analyzed in a view of SNR degradation.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2017.10a
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• pp.520-521
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• 2017

The converted error is occurred by the time difference between the time interval signal and the clock in a Time-to-Digital Converter of counter-type. If the clock period is $T_{CLOCK}$ the converted error is a maximum $T_{CLOCK}$ by the time difference between the start signal and the clock. And the converted error is a maximum $-T_{CLOCK}$ by the time difference between the stop signal and the clock. However, when the clock is synchronized with the start signal and the colck is generated during the time interval signal the range of converted digital error is from 0 to $(1/2)T_{CLOCK}$.

• Journal of IKEEE
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• v.15 no.3
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• pp.205-210
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• 2011

A novel hysteresis tunable monolithic comparator circuit based on a 0.35 ${\mu}m$ CMOS process is suggested in this paper. To tune the threshold voltage of the hysteresis in the comparator circuit, two external digital bits are used with supply voltage of 3.3V. The threshold voltage of the suggested comparator circuit is controlled by 234mV by change of 4 digital control bits in the simulation, which is a close agreement to the analytic calculation.

• Proceedings of the Korea Information Processing Society Conference
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• 2018.05a
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• pp.484-485
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• 2018

DAC 는 디지털-아날로그 변환 회로는 디지털 전기 신호를 아날로그 전기 신호로 변환하는 전자 회로이다. 특히 최근 음성 신호는 그 효율성 및 경제성 때문에 디지털 데이터 형태로 저장/전송되고 있어 DAC 는 음성 관련 사업에서 필수적으로 쓰이고 있다. 본 논문은 음성 신호의 디지털-아날로그 변환 시 DAC 의 성능에 대한 분석 및 시험 결과를 소개한다.