• 한국통신학회논문지
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• 제30권12B
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• pp.838-846
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• 2005

본 논문은 동기식 이더넷 시스템의 구현 시 고려해야 할 다음과 같은 두 가지의 사항에 대한 해결방안을 제시한 것이다. 첫째, 실시간 및 비실시간 트래픽을 모두 지원하기 위하여 일정주기의 사이클 기반으로 동작하는 동기식 이더넷 시스템은 이미 송신이 진행 중인 비실시간 프레임 때문에, 사이클의 시작 시점이 지연됨으로서 실시간 트래픽의 전송이 지연되는 문제점을 가지고 있다. 이 점에 착안하여, 기존 방식의 지터 성능을 분석한 후, 다음 사이클의 시작 시점을 참조하여 비실시간 프레임을 여러 사이클에 분할하여 전송함으로써 실시간 트래픽에 대하여 지터가 전혀 없는 엄격한 전송을 보장하는 방법을 제안하고, 또 다른 지터 억제 방식인 전송보류(hold) 방식과의 프레임 전송지연 특성을 비교 분석하였다. 두 번째는 한 사이클 내의 실시간 트래픽 전송 구간에는 비실시간 프레임을 전승할 수 없기 때문에, 신속히 송신되어야 할 링크 계층에서의 흐름제어용 IEEE 802.3x 중지(pause) 프레임의 전송이 지연됨으로써 과도한 비실시간 프레임의 손실을 초래하는 문제점이 있다. 이 점에 착안하여 실시간 트래픽 전송 구간에서도 흐름제어용 프레임의 전송을 허용하도록 하는 새로운 흐름제어 방법을 제안하고 이에 따른 비실시간 트래픽의 손실률을 분석하였다.

• 한국통신학회논문지
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• 제40권7호
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• pp.1347-1353
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• 2015

$0.13-{\mu}m$ CMOS 공정기술을 이용하여 10 Gb/s 4채널 수직공진 표면 광레이저 (VCSEL) 드라이버 어레이를 구현하였다. 높은 전류 해상도, 전력 소모 및 칩 면적의 향상을 위해 시분할 센싱기법을 사용한 디지털 APC/AMC가 최초로 채택되었다. 측정된 -3 dB 주파수 대역폭은 9.2 GHz이고, 소신호 이득은 10.5 dB, 그리고 전류 해상도는 폭넓은 온도 범위에 대해 10 Gb/s 까지 안정한 파장동작을 위한 1 mA/step이다. 제안된 APC/AMC는 5 ~ 20 mA 의 바이어스 전류 제어 및 5 ~ 20 mA 의 변조전류제어를 입증하였다. 4 채널 칩 소모전력은 최대 바이어스 및 변조전류 하에서 371 mW, 칩 사이즈는 $3.71{\times}1.3mm^2$이다.

• 정보과학회 논문지
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• 제44권6호
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• pp.587-594
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• 2017

최근, 동작 상상(Motor Imagery) Electroencephalogram(EEG)를 기반으로 한 Brain-Computer Interface(BCI) 시스템은 의학, 공학 등 다양한 분야에서 많은 관심을 받고 있다. Common Spatial Pattern(CSP) 알고리즘은 동작 상상 EEG의 특징을 추출하기 위한 가장 유용한 방법이다. 그러나 CSP 알고리즘은 공분산 행렬에 의존하기 때문에 Small-Sample Setting(SSS) 상황에서 성능에 한계가 있다. 또한 사용하는 주파수 대역에 따라 큰 성능 차이를 보인다. 이러한 문제를 동시에 해결하기 위해, 4-40Hz 대역 EEG 신호를 9개의 필터 뱅크를 이용하여 분할하고 각 밴드에 Regularized CSP(R-CSP)를 적용한다. 이후 Mutual Information-Based Individual Feature(MIBIF) 알고리즘은 R-CSP의 차별적인 특징을 선택하기 위해 사용된다. 본 연구에서는 대뇌 피질의 운동영역 부근 18개 채널을 사용하여 BCI CompetitionIII DatasetIVa의 피험자 다섯 명(aa, al, av, aw 및 ay)에 대해 각각 87.5%, 100%, 63.78%, 82.14% 및 86.11%의 정확도를 도출하였다. 제안된 방법은 CSP, R-CSP 및 FBCSP 방법보다 16.21%, 10.77% 및 3.32%의 평균 분류 정확도 향상이 있었다. 특히, 본 논문에서 제안한 방법은 SSS 상황에서 우수한 성능을 보였다.

• 한국통신학회논문지
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• 제35권2C호
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• pp.182-192
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• 2010

본 논문은 이진 영상 압축 표준인 JBIG2의 주요 구성모듈을 하드웨어 IP(Intellectual Property)로 설계 구현을 제안한다. JBIG2가 표준화된 이후 차세대 FAX 하드웨어 개발을 용이하게 하기 위하여 JBIG2 부호화기의 주요 모듈인 심볼 추출부, 허프만 부호화기, MMR 부호화기, MQ 산술부호화기를 하드웨어 IP로 합성하였다. VHDL코드 생성 및 합성을 위해서 ImpulseC Codeveloper와 Xilinx ISE/EDK 프로그램을 사용하였다. 심볼추출시 메모리의 사용을 최소화하기 위해 문서를 128라인씩 분할하여 처리하도록 설계하였다. 합성된 IP들은 Xilinx사의 ML410 개발보드의 Virtex-4 FX60 FPGA에 다운로드하여 성능평가를 수행하였다. 4개의 IP가 FPGA에서 차지하는 면적은 전체 slice의 36.7%를 차지하였다. 동작 검증을 위해 Active HDL 툴을 이용하여 각 IP에 대한 파형 검증을 수행한 결과 정상 동작함을 확인하였다. 아울러 ML410 개발보드 상에서 Microblaze CPU를 이용해 소프트웨어로만 수행한 경우와 동작 속도를 비교 한 결과, 구현된 IP들은 심볼 추출부는 17배, 허프만 부호화기는 10배, MMR 부호화기는 6배, MQ 산술부호화기는 2.2배 이상의 빠른 처리 속도를 나타내었다. 구현된 하드웨어 IP와 연동된 소프트웨어 모듈로 표준 CCITT문서를 압축한 결과 정상적으로 동작함을 확인하였다.

• 한국게임학회 논문지
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• 제11권2호
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• pp.141-149
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• 2011

가상 환경에서 가상 캐릭터가 사람과 같이 자연스럽게 동작하기 위한 과정은 많은 노력을 필요로 한다. 가상 캐릭터는 행동을 기반으로 동작하기 때문에 자연스럽게 동작하기 위해서는 행동 정의가 가장 중요하다. 최근에는 사람이 조작한 가상 캐릭터의 행동을 기반으로 가상 캐릭터가 수행할 일련의 행동을 정의하는 Programming by Demonstration에 관한 연구가 활성화되고 있다. 하지만 이 방법들은 항상 동일한 길이의 연속적인 행동을 도출하거나 연속적인 행동을 정의할 때 사용하는 행동들을 제한하기 때문에 다양한 일련의 행동 생성하기가 어렵다. 자연스럽게 동작을 수행하기 위해서는 조작한 가상 캐릭터의 행동에서 최대한 다양한 일련의 행동들을 도출하고 도출한 일련의 행동들을 대표하는 최적의 연속적인 행동을 선택해야 한다. 그래서 여러 가지의 제약 사항을 줄이면서 일련의 행동을 생성하기 위한 연구들이 필요하다. 이 논문에서는 사람이 조작한 캐릭터의 행동을 수집하고 가상 캐릭터가 수행할 일련의 행동을 모두 도출해서 가상 캐릭터에게 적합한 일련의 행동을 선정하는 방법을 제안한다. 실험에서는 제안한 방법을 자동차 게임에 적용해서 생성되는 과정을 기술한다. 생성된 결과를 보면 사람이 수행한 일련의 행동을 길이나 분할하는 위치에 제약을 받지 않고 생성한 것을 볼 수 있었다. 결국, 제안한 방법은 더 많은 일련의 행동을 도출하고 가상 캐릭터에게 적합한 행동을 선정할 수 있음을 확인하였다.

• 한국의류학회지
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• 제27권12호
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• pp.1397-1404
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• 2003

2002년 월드컵 전야제에서는 한국문화를 소개해 세계인의 환호를 받았는데 그 중에는 칠석동 민속축제인 고싸움놀이가 펼쳐졌다. 칠석동 민속축제는 일반 서민복식의 전통복 형태를 보여주는 복식(服飾)을 실제 착용하고 축제를 행하고 있으므로, 점차 사라져 가는 전통복식을 놀이문화를 통해 직접 확인할 수 있다는 점에서 연구가치를 갖는다. 본 연구의 목적은 국제화 시대에 우리 전통문화에 대한 정체성 확립을 위해 시대적 변화에 따라 변해 가는 민속복식을 무형문화재로 지정되어 있는 칠석동 고싸움놀이를 중심으로 시대적 흐름을 통한 고싸움놀이의 전수과정에서 형성되어 온 민속축제복식의 구성과 특성을 살펴보는데 있다. 연구방법은 광주지역인 광산구 칠석동 마을을 중심으로 자료조사와 현장조사를 병행하였다. 자료조사는 민속에 관련된 전공서적과 무형문화재 조사보고서, 행사팜플렛 등을 참고하였고, 현장조사는 고싸움 축제에 참가하여 복식 전반에 대한사진촬영과 마을축제 참여하는 마을사람들을 중심으로 축제복식에 관한 면담조사를 하였다. 칠석동 고싸움 축제복식은 행사가 진행되는 내용에 따라 크게 4가지로 분류할 수 있는데 본격적인 고싸움이 시작되기 전날 밤에 당산나무에 제를 지내는 당산제 복식, 마을의 평안과 고싸움의 흥을 돋우기 위한 농악복식, 고싸움이 시작되기 전에 아낙네들이 손과 손을 맞잡고 둥글게 돌며 화합을 다짐하는 강강수월래 복식, 한해 풍년을 기원하는 고싸움복식이 있다. 칠석동 고싸움 축제복식의 특성을 요약하면 다음과 같다. 첫째, 구성면에서는 농경제의(農耕祭衣)와 안택축원(安宅祝願的)을 기원하는 민속놀이축제복식으로 일상생활에 착용하는 복식을 이용한 농경 의례복의 다(多)기능성이 강조된 것으로 나타났다. 둘째, 색상은 우리조상의 백의(白衣)의 상징인 일상복인 백색 위에 오방색을 사용하여 화려하고도 강렬한 원색의 색상조화가 특징적으로 나타났다. 셋째, 형태면에서는 양쪽어깨와 허리선의 면 분할이나 비례를 통해 허리부분의 동작에 따른 유동적인 선이 부각되고 있다. 특히, 평면구성의 단조로움은 흔들리는 몸동작에 따른 고름의 율동미와 축제복식의 착장 방법에 따른 한국복식의 형태미를 보여주었다.

• 한국정보통신학회논문지
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• 제4권5호
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• pp.1143-1150
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• 2000

단정도 (single-precision) 승산과 배정도 (double-precision) 승산을 연산할 수 있는 이중 모드 승산기 (dual mode multiplier; DMM)를 $0.25-\mum$ 5-metal CMOS 공정으로 설계하였다. 단정도 승산기 회로를 사용하여 배정도 승산을 연산할 수 있는 효율적인 알고리듬을 제안하였으며, 이는 배정도 승산을 4개의 단정도 부분 승산으로 분할하여 순차적인 승산-누적 연산으로 처리하는 방법을 기초로 한다. 제안된 방법은 배정도 승산기에 비해 latency와 throughput cycle은 증가하나, 회로 복잡도를 약 113로 감소시킬 수 있어 칩 면적과 전력소모 측면에서 장점을 갖는다. 설계된 DMM은 radix-4 Booth receding과 redundant binary(RB) 연산을 적용하여 설계된 $28-b\times28-b$ 단정도 승산기, 누적기 그리고 동작모드 선택을 위한 단순한 제어회로 등으로 구성되며, 약 25,000개의 트랜지스터와 $0.77\times0.40-m^2$의 면적을 갖는다. 시뮬레이션 결과, 2.5-V 전원전압에서 200-MHZ의 클록 주파수로 안전하게 동작할 수 있을 것으로 예상되며, 평균 전력소모는 배정도 승산모드에서 약 130-㎽이 다.

• 한국통신학회논문지
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• 제31권7B호
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• pp.668-678
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• 2006

정해진 대역폭 내에서 시청자의 대기시간과 요구되는 버퍼의 량을 줄이는 것은 주문형 비디오(VoD) 서비스 시스템 설계에서 중요한 요소였다. 하지만 기존의 제안된 많은 주문형 비디오 방법들의 높은 복잡도가 구현을 어렵게 하기 때문에, 최근에는 이와 더불어 주문형 비디오 방법의 복잡도를 줄이는 것도 중요한 요소로 간주되고 있다. 본 논문에서는 대역폭의 효율성도 높이면서 기존의 주문형 비디오 방법들의 복잡성을 크게 줄인 Fast Staggered 방식을 제안한다. 논문에서 제안하는 Fast Staggered 방식은 Fast Broadcasting의 높은 대역폭 효율과 Staggered Broadcasting 방식의 간단한 구조적 특징을 한꺼번에 가지고 있는 매우 실용적인 주문형 비디오 방법이다. 모의실험 결과 제안된 방식은 시청자 최대 대기시간이 Fast Broadcasting 방식과 거의 일치하고, 시청자 최대 버퍼 요구량은 매우 낮게 나타났다. 그리고 제안된 방식은 비디오 분할에 따라서 시청자의 대기시간과 필요한 버퍼량을 조절 할 수 있기 때문에 주문형 비디오 방식이 적용되는 환경에 따라서 조절해서 적용이 가능하다. 또한 주문형 비디오 방식의 복잡성도 함께 줄일 수 있는데, 제안된 방식은 비디오 데이터 세그먼트 수를 크게 줄이고, 복잡한 채널 관리를 줄였으며, 사용하는 채널의 수도 크게 감소시켰다. 본 논문은 Fast Staggered 방식의 서버 동작과정, 클라이언트 동작과정, 성능 모델, 모의실험을 통해 제안된 방식의 높은 효율성과 실용성을 제시한다.

• 전자공학회논문지C
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• 제36C권5호
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• pp.13-26
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• 1999

본 논문은 다양한 회로 연결선 모형 중에서 연결선 변수 및 동작 환경에 다라 최적 모형을 쉽게 선택할 수 있는 기준을 제시하고자 한다. 이를 위하여 먼저 연결선의 총 저항, 인덕턴스, 커패시턴스 값 및 신호의 동작주파수를 기반으로 정량적 모형화 오차 분석에 근거하여 인덕턴스의 영향을 고려하여 모형화해야 하는 RLC-class 모형 영역과 그럴 필요가 없는 RC-class모형 영역으로 분할하는 방법을 제시한다. 칩 내부 연결선의 대부분을 차지하는 RC-class 회로 모형은 모형 차수 축소 기법을 통하여 효율적으로 해석될 수 있다. RLC-class 회로 모형은 주어진 허용 모형화 오차 및 전기 변수에 따라 ILC(Iterative Ladder Circuit) 거시 모형, MC(Method of Characteristics)거시 모형 및 상태 기반 컨벌루션(comvolution) 방법 중에서 최적인 모형을 선정하게 된다. 본 논문은 SPICE류의 범용 회로 시뮬레이션 앨고리즘을 가정할 때, 세부 모형들의 시뮬레이션 비용을 감안하고서 최적 모형을 찾는 영역 구성도를 제시한다. 본 논문에서 제시하는 거시모형화 방법은 회로의 수동성을 유지하며, 따라서 무조건적 안정도를 보장할 수 있다.

• 한국인터넷방송통신학회논문지
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• 제9권6호
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• pp.15-21
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• 2009

무선 센서 네트워크는 특정 지역의 센서 정보를 센서 노드를 통해 수집하는 네트워크이다. 지역 내 센서 노드의 측정된 데이터는 데이터를 수집, 처리하여 사용자에게 전달하는 싱크 노드로 전송된다. 하지만, 센서 네트워크를 구성하는 센서 노드의 제한된 능력 때문에 센서 노드의 저전력 동작 기법이 필요하다. 센서 네트워크에서 노드들은 주위 노드가 유사한 데이터를 측정한다는 특성을 갖기 때문에 클러스터를 형성하여 클러스터 헤드로 데이터를 전송하는 클러스터링 기법이 저전력 동작 기법에 효과적으로 사용될 수 있다. 다중 흡 기반의 클러스터링 형성 기법에서 클러스터 내 멤버 노드의 개수는 균형적인 클러스터 형성에 영향을 주기 때문에, 클러스터링 기법은 클러스터를 균등하게 분할하는 방법이 필요하다. 이를 위해, 본문은 클러스터 내 적절한 멤버 노드를 설정하여, 에너지 효율적인 센서네트워크 클러스터링 방법을 제안한다.