• 한국정보과학회:학술대회논문집
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• 한국정보과학회 1998년도 가을 학술발표논문집 Vol.25 No.2 (3)
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• pp.68-70
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• 1998

본 논문에서는 클록들을 주기적으로 동기화하는 분산 실시간 시스템에서 주어진 태스크의 시간 제약(timing constraint)을 변환시는 구가지 기법을 제안한다. 전형적인 이산 클록 동기화(discrete clock synchronization)알고리즘은 클록의 값을 순간적으로 보정(correct)하여 클록의 시간이 불연속적으로 진행학 한다. 이러한 시간상의 불연속성은 태스크의 시작제한시간(release time)이나 종료시한(deadline)과 같은 이벤트를 잃어버리거나 다시 발생시키는 오류를 범하게 한다. 클록 시간의 불연속성을 피하기 위해 일반적으로 연속 클록 동기화(continuous clock synchronization) 기법이제안되었지만 소프트웨어적으로 구현되기에는 많은 오버헤드를 유발시키는 문제점이 있다. 이에 따라 연속 클록 동기화는 PLL (Phase-Locked Loop)을 이용한 별도의 하드웨어를 사용하는 것이 보통이다. 본 논문에서는 연속 클록 동기화 기법을 사용하는 대신, 태스크의 시간 제약을 동적으로 변환시키는 DCT (Dynamic Constraint Transformation) 기법을 제안하였다. DCT는 소프트웨어 으로 구현이 가능하여 새로운 하드웨어를 필요로 하지 않으며, 이를 통해 기존의 이산적으로 동기화된 시스템에서 클록 시간의 불연속성에 의한 문제점들을 해결할 수 있다. 또 다른 문제점으로서, 클록의 물리적인 특성으로 인해 동기화된 클록들이 상한된(bounded from the above)오차(skew)를 갖는다는 것이다. 이러한 오차는 지역 클록(local clock)에 대해 만족될 수 있는 임의의 실기간 제약 조건이 전역 클록(global clock)에 대해서는 만족되지 않을 수 있음을 의미한다. 본 논문에서는 이를 위해 먼저 두 가지의 스케줄링 가능성, 지역적 스케줄링 가능서(local schedulability)과 전역적 스케줄링 가능성(global schedulability)을 정의하고, 실시간 제약을 정적으로 변환시키는 SCT (Static Constraint Transformation)기법을 제안하였다. SCT를 통해 지역적으로 스케줄링 가능한 태스크는 전역적으로 스케줄링이 가능하므로, 단지 지역적 스케줄링 가능성만을 검사하면서 스케줄링 문제를 해결할 수 있도록 하였다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2017년도 추계학술대회
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• pp.520-521
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• 2017

일반적인 카운터 타입의 시간-디지털 변환기에서 시간간격 신호와 클록신호의 비동기로 인하여 디지털 변환에러가 발생한다. 클록의 주기를 $T_{CLOCK}$라고 하면, 시간간격 신호의 시작신호와 클록의 비동기로 인하여 최대 $T_{CLOCK}$의 변환에러가 발생한다. 그리고 시간간격 신호의 멈춤신호와 클록의 비동기로 인하여 최대 $-T_{CLOCK}$의 변환에러가 발생한다. 그러나 시작신호와 클록을 동기화하고 클록을 시간간격 신호동안 발생시킬 경우 디지털 변환에러의 범위는 0에서 $(1/2)T_{CLOCK}$이다.

• 대한전자공학회논문지SD
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• 제38권6호
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• pp.446-455
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• 2001

본 논문은 GPS 수신기를 이용한 정밀 동기 클록 발생기의 PLD 구현에 관한 것이다. GPS 수신기에서는 동기화 된 IPPS 신호를 발생하는데, 이를 이용하여 시각동기와 클록 보정 등을 행할 수 있다. 본 연구에서는 저가격의 오실레이터로부터 높은 정확도의 클록을 발생시킬 수 있는 DPLL 구조의 정밀 동기 클록 발생기를 ALTERA FLEX EPM6016TC144-3 PLD를 이용하여 구현하였다. 이를 이용하여 GPS 수신기를 함께 이용하여 높은 정밀도를 가지며 동기화 된 1MHz 클록을 발생시키는 하드웨어를 설계하고 구현한다.

• 전자통신동향분석
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• 제24권6호
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• pp.110-120
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• 2009

비동기식 회로는 전역 클록이 없이 모듈끼리의 핸드셰이크 프로토콜에 의해 데이터를 동기화하고, 전송하는 회로로 전역 클록에 기반한 동기식 회로에 비해 전역 클록으로 인한 문제점들, 예를 들면, 타이밍 종결 문제, 전력 소모 문제, 다중 클록 도메인 설계 문제 등에서 이점을 갖는다. 최근에는 이 두 가지 회로의 장점을 모아 서로 다른 클록에 기반한 비교적 작은 규모의 동기식 모듈을 기반으로 모듈끼리의 데이터 전송을 비동기식으로 수행하는 GALS 구조도 많이 연구되고 있다. 본 고에서는 이러한 비동기식 회로를 위한 설계 방식을 설명하기 위해 먼저, 비동기식 회로의 특성과 설계 동향, 설계 방식에 영향을 미치는 핸드셰이크 프로토콜 및 지연 모델을 소개한다. 그리고, 크게 세가지의 설계 방식을 간단한 예제를 통해 설명한다.

• 한국정보통신학회논문지
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• 제21권5호
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• pp.893-898
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• 2017

카운터 타입의 시간-디지털 변환기를 공급전압 1.5volts에서 $0.18{\mu}mCMOS$ 공정을 이용하여 설계하였다. 일반적인 시간-디지털 변환기에서는 클록의 주기가 $T_{CK}$일 때, 시작신호와 클록의 시간차에 의해 최대 $T_{CK}$의 변환 에러가 발생한다. 그리고 멈춤신호와 클록의 시간차로 인해 -$T_{CK}$의 에러가 발생한다. 그러나 본 논문에서 제안한 시간-디지털 변환기는 이러한 단점을 보완하기 위해 클록은 시작신호 및 멈춤신호와 동기화하여 회로 내에서 생성되도록 설계하였다. 설계된 시간-디지털 변환기에서 시작신호와 클록의 시간차에 의한 변환에러는 발생하지 않으며, 멈춤신호에 의한 변환에러의 크기는 (1/2)$T_{CK}$로 감소된다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2017년도 추계학술대회
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• pp.522-523
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• 2017

전류컨베이어 회로와 시간-디지털 변화기를 이용하여 아날로그-디지털 변환기를 설계하였다. 전류컨베이어 회로를 이용하여 아날로그 전압의 크기를 샘플링한 다음, 전류원을 이용하여 샘플링 전압을 방전하면서 아날로그 전압을 시간정보로 변환하였다. 시간정보는 카운터 타입의 시간-디지털 변환기를 이용하여 디지털 값으로 변환되는데 이때 변환 에러를 감소시키기 위해 시간정보 펄스와 동기화된 클록을 생성하여 사용하였다.

• 한국정보통신학회논문지
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• 제23권7호
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• pp.816-821
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• 2019

듀얼에지 T 플립플롭을 사용하여 카운터 타입의 시간-디지털 변환기를 설계하였다. 시간-디지털 변환기는 공급 전압 1.5volts에서 $0.18{\mu}mCMOS$ 공정으로 설계하였다. 일반적인 시간-디지털 변환기에서 클록의 주기가 T일 때, 입력신호와 클록의 비동기로 인하여 클록의 주기에 해당하는 변환 에러가 발생한다. 그러나 본 논문에서 제안한 시간-디지털 변환기의 클록은 입력신호인 시작신호와 동기화되어 생성된다. 그 결과 시작신호와 클록의 비동기로 인해 발생할 수 있는 변환 에러는 발생하지 않는다. 그리고 카운터를 구성하는 플립플롭은 분해능 향상을 위해 클록의 상승에지와 하강에지에서 동작하는 듀얼에지 플립플롭으로 구성하였다.

• 한국산학기술학회논문지
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• 제16권7호
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• pp.4871-4877
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• 2015

본 논문은 펨토셀에서 요구되는 정확한 주파수 신호 생성을 위한, IEEE 1588 기반의 클록 동기화 회로 및 시스템을 제시한다. 동작 검증 및 성능 평가를 위한 프로토타입 보드와 실험 환경에 대하여 설명하고, 실험 결과가 펨토셀 동기화에 적합함을 확인한다. 펨토셀은 설치 위치의 제약이 없는 저가의 장비로 개발해야 하기 때문에, IEEE 1588 동기화 시스템의 실제 구현에 관한 연구가 매우 중요하다. 제안하는 동기화 회로를 내장한 펨토셀 기지국을 FPGA 보드에 프로그램하고, 그 기지국들의 네트워크에서 실험한 결과 -16 ~ 9 ns 이내의 동기화 오차를 보장함을 관찰하였고, 이는 3GPP의 HNB 동기화 기준을 만족하는 수준임을 확인할 수 있다.

• 한국정보과학회논문지:시스템및이론
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• 제26권10호
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• pp.1264-1274
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• 1999

본 논문에서는 분산된 클록들을 주기적으로 동기화 시키는 분산 실시간 시스템에서 시간적 제약을 만족시키기 위한 정적/동적 시간 제약(timing constraint) 변환 기법을 제안한다. 전형적인 이산클록동기화(discrete clock synchronization) 알고리즘은 클록의 값을 순간적으로 조정하여 클록의 시간이 불연속적으로 진행한다. 이러한 시간상의 불연속성은 시간적 이벤트를 잃어버리거나 다시 발생시키는 오류를 범하게 한다.클록 시간의 불연속성을 피하기 위해 일반적으로 연속클록동기화(continuous clock synchronization) 기법이 제안되고 있지만 소프트웨어적으로 구현되면 많은 오버헤드를 유발시키는 문제점이 있다. 본 논문에서는 시간적 제약을 동적으로 변환시키는 DCT (Dynamic Constraint Transformation) 기법을 제안하였으며, 이를 통해 기존의 이산클록동기화 알고리즘을 수정하지 않고서도 클록 시간의 불연속성에 의한 문제점들을 해결할 수 있도록 하였다. 아울러 DCT에 의해 이산클록동기화 하에서 생성된 태스크 스케쥴이 연속클록동기화에 의해 생성된 스케쥴과 동일함을 증명하여 DCT의 동작이 이론적으로 정확함을 증명하였다.또한 분산 실시간 시스템에서 지역 클록(local clock)이 기준 클록과 완벽하게 일치하지 않아서 발생하는 스케쥴링상의 문제점을 다루었다. 이를 위해 먼저 두 가지의 스케쥴링 가능성, 지역적 스케쥴링 가능성(local schedulability)과 전역적 스케쥴링 가능성(global schedulability)을 정의하고, 이를 위해 시간적 제약을 정적으로 변환시키는 SCT (Static Constraint Transformation) 기법을 제안하였다. SCT를 통해 지역적으로 스케쥴링 가능한 태스크는 전역적으로 스케쥴링이 가능하므로, 단지 지역적 스케쥴링 가능성만을 검사하면 스케쥴링 문제를 해결할 수 있도록 하였고 이를 수학적으로 증명하였다.Abstract In this paper, we present static and dynamic constraint transformation techniques for ensuring timing requirements in a distributed real-time system possessing periodically synchronized distributed local clocks. Traditional discrete clock synchronization algorithms that adjust local clocks instantaneously yield time discontinuities. Such time discontinuities lead to the loss or the gain of events, thus raising serious run-time faults.While continuous clock synchronization is generally suggested to avoid the time discontinuity problem, it incurs too much run-time overhead to be implemented in software. We propose a dynamic constraint transformation (DCT) technique which can solve the problem without modifying discrete clock synchronization algorithms. We formally prove the correctness of the DCT by showing that the DCT with discrete clock synchronization generates the same task schedule as the continuous clock synchronization.We also investigate schedulability problems that arise when imperfect local clocks are used in distributed real-time systems. We first define two notions of schedulability, global schedulability and local schedulability, and then present a static constraint transformation (SCT) technique. The SCT ensures that it is sufficient to check the schedulability of a task locally in a node with a local clock, since the global schedulability of the task is derived from its local schedulability through SCT. We formally prove the correctness of SCT.

• 한국컴퓨터정보학회논문지
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• 제18권7호
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• pp.47-55
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• 2013

임베디드 시스템에 구현되는 대부분의 어플리케이션들은 MCU가 제공하는 타이머를 사용한다. 타이머 사용의 목적은 실시간 운영체제의 소프트웨어 타이머 구현에서부터 센서의 워밍업이나 처리의 경과 시간 측정 등에 이르기까지 다양하다. 이들어플리케이션들이의시간측정은그길이뿐만아니라정밀도측면에서수us~수백ms 정도로 그 범위가 다양하다. 이 논문에서는 타이머를 활용하는 과정에서 클록 펄스 비동기화로 인해 발생할 수 있는 오차 요인을 분석하고, 이러한 오차를 감소시키기 위한 타이머 클록 펄스 동기화 방안을 제시한다. 실험 결과, 32768Hz의 타이머를 8 분주한 4096Hz 타이머의 경우 약 230us까지의 편차가 발생하지만, 제안된 방법을 적용하면 타이머로 인한 편차를 10us 이내로 유지할 수 있다.