• 한국정보통신학회논문지
• /
• 제11권9호
• /
• pp.1709-1716
• /
• 2007

본 논문에서는 고속 동작을 위한 다중 SHA(sample and hold amplifier) 구조의 파이프라인 A/D 변환기(analog-to-digital converter)를 제안하였다. 제안된 구조는 변환 속도를 높이기 위해, 동일한 SHA를 병렬로 하는 다중 SHA를 구성하였다. 이를 비중첩 클럭(nonoverlapping clock)에서 동작하도록 하여 셀을 구성하는 SHA의 수와 비례한 빠른 샘플링 속도를 얻을 수 있도록 하였다. 제안된 구조를 적용하여 VDSL(very high-speed digital subscriber line) 모뎀의 아날로그 front-end단의 요구 사항을 만족하는 파이프라인 A/D 변환기를 설계하였다. 설계된 A/D 변환기의 DNL(differential nonlinearity)과 INL(integral nonlinearity)은 각각 $0.52LSB{\sim}-0.50LSB,\;0.80LSB{\sim}-0.76LSB$의 특성을 나타내어 설계 사양을 만족함을 확인하였다. 또한 2048 point 대한 FFT를 수행한 결과 SNR이 약 66dB로 10.7비트의 해상도가 얻어짐을 확인하였으며, 전력 소모는 24.32mW로 측정되었다.

• 한국컴퓨터정보학회:학술대회논문집
• /
• 한국컴퓨터정보학회 2023년도 제68차 하계학술대회논문집 31권2호
• /
• pp.557-560
• /
• 2023

중소기업 현장에서 운용되고 있는 재고, 제품 관리 시스템을 기반으로, 숙련공의 경험적 지식(암묵지)를 형식지화 할 수 있는 방법을 제시하기 위해 기존 자료를 기반으로 하는 데이터 수집 및 가공 설계 파이프라인을 제시. 또한 해당 데이터를 기반으로 GA, AI기술 적용을 도모하여 기존의 업무지원시스템(Warehouse Management System, WMS / Manufacturing Execution System, MES)에서 제시할 수 없었던 "업무 지식의 자동화된 승계"의 기초를 마련하는 방법을 제시하고자 한다.

• 한국통신학회논문지
• /
• 제19권6호
• /
• pp.1046-1055
• /
• 1994

본 논문에서는 영상 신호처리에 적합한 고속 1 line VRAM을 ASIC화 설계하기 위하여 엑세스 시간특성 및 집적도가 우수한 3-TR dual-port 다이나믹 셀을 채용하여 메모리 코어를 설계하였다. 고속 파이프라인 동작을 위하여 서브어레이 1로부터 첫 행을 분리하였고, TM기 비트 라인에 데이터 래치 구조를 채용하여 한 번지의 동시 입.출력이 가능하도록 설계하였다. 주변 회로로 번지 선택기, 1/2V 전압 발생기를 각각 설계하여 개선된 동작특성을 확인한 후 1.5[ m] CMOS 설계규칙을 이용하여 ASIC화 설계하였다.

• 한국지반공학회논문집
• /
• 제20권7호
• /
• pp.33-44
• /
• 2004

지진시 측정되는 strong motion 데이터와 시설물의 손상의 상관관계를 구하기 위하여 본 연구를 수행하였다. 지진시 측정된 시간 - 지진강도 관계와 측정위치들이 포함된 대규모 지형정보시스템(GIS) 데이터에 대한 분석에 Kriging 공간 통계분석법을 사용함으로써 첨두지반속도(PGV)와 파이프라인 및 건물의 손상정도의 관계를 구할 수 있었으며, 특히, Kriging법은 측정치에 포함된 오차 등 불확실한 요소들을 고려한 $90\%$의 신뢰도에 해당하는 지진강도-손상 관계를 구할 수 있어서 역거리 제곱법 등 다른 공간데이터 분석법에 비하여 우수한 방법이었다.

• 한국정보통신학회논문지
• /
• 제19권1호
• /
• pp.178-184
• /
• 2015

본 논문에서는 UHD(Ultra High Definition) 영상을 위한 고성능 HEVC(High Efficiency Video Coding) 디블록킹 필터 하드웨어 구조를 제안한다. 제안하는 하드웨어 구조는 필터링 수행시간 단축을 위해 두 개의 필터로 구성된 4단 파이프라인 구조를 가지며 경계강도 모듈을 병렬 구조로 설계하였다. 또한 저전력 하드웨어 구조를 위해 파이프라인의 단계를 클록 게이팅으로 설계하였고, 파이프라인 과정에서 단일 포트 SRAM에 접근할 때 발생하는 해저드 문제를 해결하기 위해 분할된 메모리 구조로 설계하였다. 전처리 단계에서 단일 포트 SRAM에 데이터를 저장할 때 발생하는 지연시간을 감소하기 위해 새로운 필터링 순서를 제안하였다. 본 논문에서 제안하는 디블록킹 필터 하드웨어 구조는 Verilog HDL로 설계 하였으며, TSMC 0.18um CMOS 표준 셀 라이브러리를 이용하여 합성한 결과 22k 개의 로직 게이트로 구현되었다. 또한, 동작 주파수는 150MHz에서 UHD급 8K 해상도인 $7680{\times}4320@60fps$ 처리가 가능하고 최대 동작 주파수는 285MHz이다. 제안하는 하드웨어 구조의 기본 처리단위 당 사이클 수를 비교 분석한 결과, 처리율이 기존 구조 대비 32% 향상된 결과를 얻었다.

• 한국컴퓨터그래픽스학회논문지
• /
• 제22권2호
• /
• pp.11-19
• /
• 2016

본 논문은 페이셜 캡처 데이터로부터 페이셜 리그에 대한 다이렉트 리타겟팅을 수행하는 새로운 방법론에 대하여 다룬다. 페이셜 리그는 프로덕션 파이프라인에서 아티스트가 손쉽게 페이셜 애니메이션을 제작하기 위하여 만들어진 제작도구로서, 모션 캡처 등으로 생성된 얼굴 애니메이션 데이터를 페이셜 리그에 매핑할 경우 아티스트에게 친숙한 방식으로 손쉽게 수정, 편집할 수 있으므로 작업 능률을 크게 향상시킬 수 있다는 장점이 있다. 그러나, 페이셜 리그는 그 종류와 작동 방식이 매우 다양하므로, 다양한 페이셜 리그에 대하여 강건하고 안정적으로 모션 데이터를 매핑할 수 있는 일반화된 방법을 찾기는 쉽지 않다. 이를 위하여, 본 논문은 캡처된 얼굴 모션 중 몇 개의 대표적 표정에 대하여 아티스트가 페이셜 리그로 제작한 표정을 예제로 학습시키는 데이터 기반 페이셜 리타겟팅 방식을 제안한다. 이를 통하여 우리는 아티스트가 페이셜 캡처 데이터를 기존 애니메이션 파이프라인의 페이셜 리그를 활용하여 손쉽게 수정할 수 있도록 할 뿐 아니라, 수십 수백개의 대응점을 일일이 지정해 주어야 하거나 사람과 많이 다른 동물 및 괴물 형태의 얼굴에는 리타겟팅이 잘 이루어지지 않았던 기존 대응점 기반 리타겟팅 방식의 한계점 또한 극복할 수 있었다. 본 논문의 결과물들은 우리의 방식이 제공하는 단순하면서도 직관적인 얼굴 애니메이션 리타겟팅이 실제 애니메이션 프로덕션에서 얼마나 효율적으로 활용될 수 있는지를 보여준다.

• 대한전자공학회논문지SD
• /
• 제44권6호
• /
• pp.42-49
• /
• 2007

H.264/AVC에서 압축 효율을 향상시키기 위해 사용된 엔트로피 코딩(entropy coding)중에 CABAC(Context-based Adaptive Binary Arithmetic Coding)은 하드웨어 복잡도가 높고 비트 시리얼 과정에서 데이터 의존도(data dependancy)가 존재하기 때문에 빠른 연산이 어렵다. 본 논문에서는 H.264/AVC에 사용되는 CABAC의 핵심부분의 이진 산술 부호화기 (binary arithmetic encoder)의 정규화 과정을 효율적으로 구성하여 각 입력 심벌 정규화 과정의 반복횟수에 관계없이 매 클럭에 입력 심벌이 부호화 되도록 하였다. 또한 제한된 하드웨어로 인해 발생하는 캐리 발생 문제를 처리기 위해 채택된 bistOutstanding을 127까지 처리할 수 있으며 동시에 입력 심벌을 지연(stall) 없이 부호화 할 수 있다. 3단 파이프라인으로 구성된 구조는 동부 아남 $0.18{\mu}m$ 표준 셀 라이브러리를 사용하여 합성한 결과 최대 290MHz로 동작한다.

• 한국통신학회논문지
• /
• 제31권8C호
• /
• pp.763-770
• /
• 2006

본 논문에서는 소실 복호 기능을 갖는 가변형 Reed-Solomon(RS) 복호기가 수정 유클리드 알고리즘(modified Euclid's algorithm; MEA)을 기반으로 설계되었다. 복호기의 가변성은 원시 RS(255, 239, 8) 부호와는 다른 RS(124, 108, 8) 부호를 기반으로 단축과 펑처링을 통해 구현된다. 이렇게 하므로써 복호 시간을 단축시켰다. 복호기는 4단계 파이프라인 구조를 갖으며, 파이프라인의 각 단계는 서로 다른 클럭으로 동작할 수 있도록 설계하였다. 따라서 MEA 블록에 고속 클럭을 사용하므로써 복호기의 복잡도 및 복호 지연을 단축할 수 있으며, 버스트 및 연속 모드의 복호를 모두 지원한다. 설계된 복호기는 VHDL로 구현하고 FPGA에 합성하였으며, 3,717개의 로직 셀과 2,048 비트의 메모리가 사용되었다. 설계된 복호기는 최고 33MByte/sec의 데이터를 복호 할 수 있다.

• 전자공학회논문지A
• /
• 제31A권3호
• /
• pp.53-67
• /
• 1994

This paper describes the design of a high-level synthesis system. SODAS-VP. which automatically generates hardwares executing operation sequences in pipelined fashion.Target architecture and clocking schemes to drive pipelined datapath are determined, and the handling of pipeline hazards which degrade the performance of pipeline is considered. Partitioning of an operation into load, operation, and store stages, each of which is executed in partitiones control step, is performend. Pipelinecl hardware is generated by handling pipeline hazards with internal forwarding or delay insertion techniques in partitioning process and resolving resource conflicts among the partitioned control steps with similarity measure as a priority function in module allocation process. Experimental results show that SODAS-VP generates hardwares that execute faster than those generated by HAL and ALPS systems. SODAS-VP brings improvement in execution speed by 17.1% and 7.4% comparing with HAL and ALPS systems for a MCNC benchmark program, 5th order elliptical wave filter,respectively.

• 한국반도체및디스플레이장비학회:학술대회논문집
• /
• 한국반도체및디스플레이장비학회 2006년도 추계학술대회 발표 논문집
• /
• pp.174-177
• /
• 2006

본 논문에서는 리프팅 기반의 DWT 구조의 단점을 개선하고자 플립핑(Flipping)기법과 5 단 파이프라인 구조(5 Stage Pipeline)를 적용하여 임계경로가 획기적으로 줄어든 1 차원 DWT 구조를 제안하고 이를 활용하여 JPEG2000 표준의 손실 압축 모드에서 이용되는 9/7 필터계수의 2 차원 DWT 를 수행 할 수 있도록 열 방향 DWT 처리기를 설계하였다. 2 차원 DWT 는 1 차원 DWT 의 처리 결과에 대해 열상의 열(Column) 방향으로 2 차원 처리를 수행해야 하므로 1 차원 결과를 저장하기 위한 한 영상 사이즈 만큼의 메모리 버퍼를 필요로 한다. 기존 $N^2$이 필요하던 메모리 사이즈를 14N으로 줄인 2차원 구조를 제안한다.