• 전자공학회논문지
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• 제50권2호
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• pp.104-113
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• 2013

60GHz 멀티-기가비트 WPAN 시스템을 위한 고속 QC-LDPC 복호기의 구조를 제안한다. 제안한 QC-LDPC 복호기 설계를 위하여 4 블록-병렬 계층 복호 기술과 fixed wire network 기술이 적용 되었다. 2단 파이프라이닝과 4 블록-병렬 계층 복호기술은 동작 주파수와 데이터 처리량을 개선시키는데에 큰 효과가 있다. 또한 본 제안한 복호기 구조에서 스위치 네트워크를 구현하여 위하여 fixed wire network로 간단하게 구현될 수 있으면 하드웨어 복잡도를 크게 감소시킬 수 있다. 제안한 672-비트, rate-1/2인 QC-LDPC 복호기 구조는 90-nm CMOS 표준 셀을 이용해 설계 및 합성하였다. 성능 분석 결과 제안한 QC-LDPC 복호기 구조는 794K 게이트를 가지며 클락 속도 290MHz 에서 작동한다. 12-iteration일 때 데이터 처리율은 3.9 Gbps 이며 60GHz WPAN 시스템에 적용되어 사용 될 수 있다.

• 한국전자통신학회논문지
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• 제15권2호
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• pp.319-326
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• 2020

PRNG(Pseudorandom number generator)는 안전한 온라인 통신을 위한 암호화 키 생성에 있어서 필수적이다. PRNG에 의해 생성되는 비트 스트림은 대칭키 암호 시스템에서 빅 데이터를 효과적으로 암호화할 수 있도록 고속으로 생성되어야 하며 또한 여러 통계적 테스트를 통과할 수준의 랜덤성을 확보해야 한다. CA(Cellular Automata) 기반의 PRNG는 하드웨어로 구현이 용이하고, LFSR기반의 PRNG보다 렌덤성이 우수하다고 알려져 있다. 본 논문에서는 대칭키 암호시스템에서 효과적인 키 수열을 생성할 수 있는 PMLCA(Programmable Maximum Length CA)기반의 PRNG를 설계한다. 제안하는 PRNG는 비선형 제어 방식을 통해 비트 스트림을 생성한다. 먼저 주기가 긴 선형 수열을 생성하는 단일 여원벡터를 갖는 (m,n)-셀 PMLCA ℙ 기반의 PRNG를 설계하고 주기와 생성다항식을 분석한다. 또한 ℙ와 주기가 같으면서 비선형 수열을 생성하는 두 개의 여원벡터를 갖는 (m,n)-셀 PC-MLCA기반의 PRNG를 설계하고 비선형 수열이 출력되는 위치를 분석한다.

• 대한전자공학회논문지SD
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• 제48권2호
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• pp.7-13
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• 2011

본 논문에서는 디지털 위상고정루프(All-digital PLL)를 구성하는 핵심 블록인 시간-디지털 변환기(Time-to-Digital Converter)를 제안하고 구현하였다. 본 연구에서는 게이티드 링 오실레이터 시간-디지털 변환기(GRO-TDC)의 기본 구조에 버니어 지연단(VDL)을 이용하여 다중 위상을 얻음으로써 보다 높은 해상도를 얻을 수 있는 구조를 제안하였다. 게이티드 링 오실레이터(GRO)는 총 7개의 지연셀을 사용하였고, 버니어 지연단(VDL) 3단을 이용하여 총 21개의 다중 위상을 사용하여 시간-디지털 변환기(TDC)를 설계하였다. 제안한 회로는 $0.13{\mu}m$ 1P-6M CMOS 공정을 사용하여 설계 및 구현하였다. 측정결과, 제안한 시간-디지털 변환기(TDC)의 최대 입력 주파수는 100MHz이고, 해상도는 26ps로 측정되었으며, 출력은 8-비트이며, 검출이 가능한 최대 위상 차이는 5ns의 위상 차이까지 검출이 가능하였다. 전력 소비는 측정된 Enable 신호의 크기에 따라 최소 8.4mW에서 최대 12.7mW로 측정되었다.

• 한국정보통신학회논문지
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• 제21권4호
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• pp.795-803
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• 2017

블록암호 ARIA와 AES를 단일 회로로 통합하여 구현한 이중표준지원 암호 프로세서에 대해 기술한다. ARIA-AES 통합 암호 프로세서는 128-비트, 256-비트의 두 가지 키 길이를 지원하며, ECB, CBC, OFB, CTR의 4가지 운영모드를 지원하도록 설계되었다. ARIA와 AES의 알고리듬 공통점을 기반으로 치환계층과 확산계층의 하드웨어 자원이 공유되도록 최적화 하였으며, on-the-fly 키 스케줄러가 포함되어 있어 평문/암호문 블록의 연속적인 암호/복호화 처리가 가능하다. ARIA-AES 통합 프로세서를 $0.18{\mu}m$공정의 CMOS 셀 라이브러리로 합성한 결과 54,658 GE로 구현되었으며, 최대 95 MHz의 클록 주파수로 동작할 수 있다. 80 MHz 클록 주파수로 동작할 때, 키 길이 128-b, 256-b의 ARIA 모드에서 처리율은 각각 787 Mbps, 602 Mbps로 예측되었으며, AES 모드에서는 각각 930 Mbps, 682 Mbps로 예측되었다. 설계된 암호 프로세서를 Virtex5 FPGA로 구현하여 정상 동작함을 확인하였다.

• 한국통신학회논문지
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• 제30권4A호
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• pp.336-344
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• 2005

이산 웨이블렛 변환(Discrete Wavelet Transform)은 블록효과가 없고 특정시간의 주파수 특징을 잘 표현하여 MPEG4나 JPEG2000의 표준안으로 채택되는 등 많은 응용분야에서 이용되는 변환 방법이다. 본 논문에서는 저 전력, 저 비용 DWT 필터 설계를 위한 두 채널 QMF(Quadracture Mirror Filter) PR(Perfect Reconstruction) 래티스 필터에 대한 비트 시리얼 구조를 제안하였다. 제안된 필터(필터 길이 = 8)는 4개의 래티스로 구성되었으며, 각 단 고정계수의 양자화 비트를 PSNR(peak-signal-to-noise ratio) 분석을 통하여 결정하였고 그에 따른 효율적인 비트 시리얼 곱셈기 구조를 제안하였다. 각 계수는 CSD(Canonic Signed Digit) 인코딩 방법을 이용하여 `0'이 아닌 비트의 수를 최소화함으로써 복잡도를 개선하였다. 제안된 DWT구조는 휴면기간 동안 하위레벨을 처리하는 폴딩(folding) 구조이고 이에 대한 효율적인 스케줄링 방법이 제안되었으며 최소의 하드웨어(플립 플롭, 전가산기)만으로 구현이 가능하다. 제안된 구조는 VerilogHDL로 설계되어 검증되었으며 Hynix 0.35$\mu$m표준셀 라이브러리를 사용하여 합성한 결과, 최대 동작주파수는 200 MHz이며 16클록의 레이턴시(Latency)와 약 175Mbps의 성능을 보였다.

• 대한전자공학회논문지SD
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• 제39권6호
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• pp.51-58
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• 2002

본 논문에서는 ECL macrocell array를 사용하여 155/311 Mb/s급 MUX/DEMUX 소자를 단일소자로 설계하였다. 이 소자는 초고속 전송망의 전송노드 역할을 하는 2.5 Gb/s SDH 전송시스템에 적용되어 51Mb/s의 병렬 데이터를 155 Mb/s(혹은 311 Mb/s)의 직렬 데이터로 비트 교직 다중화 하거나 155 Mb/s(혹은 311 Mb/s) 직렬 데이터를 51 Mb/s의 병렬 데이터로 비트 교직 역 다중화 하는 기능을 수행한다. 소자의 저속부는 TTL로 접속되며 고속부는 100K ECL로 접속되며 모토롤라 ETL3200 macrocell array로 제작되었다. 설계 제작된 소자는 180° 의 311 Mb/s 데이터 입력 Phase margin을 가지며 출력 데이터 skew는 220 ps로 평가되었다.

• 전자공학회논문지C
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• 제35C권4호
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• pp.50-59
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• 1998

This paper describes a 3.3V 8bit CMOS digital to analog converter (DAC) with two state current cell metrix architecture which consists of a 4 MSB and a 4 LSB current matrix stage. The symmetric two stage current cell matrix architecture allow the designed DAC to reduce hot only a complexity of decoding logics, but also a number of wider swing cascode curent mirros. The designed DAC with an active chip area of 0.8 mm$_{2}$ is fabricated by a 0.8 .mu.m CMOS n-well standard digital process. The experimental data shows that the rise/fall time, the settling time, and INL/DNL are6ns, 15ns, and a less than .+-.0.8/.+-.0.75 LB, respectively. The designed DAC is fully operational for the power supply down to 2.0V, such that the DAC is suitable for a low voltage and a low power system application. The power dissipation of the DAC with a single power supply of 3.3V is measured to be 34.5mW.

• 한국통신학회논문지
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• 제18권6호
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• pp.824-834
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• 1993

주파수 이용 효율을 극대화하기 위한 셀룰러 이동 통신 시스템에서는 셀의 반경이 작아지면 이동국이 한 셀내에 잔류하는 시간이 짧아지고, 많은 핸드오버가 발생할 수 있게 된다. 또한 핸드오버 결정에 사용되는 수신 신호 전계 강도와 비트 에러율, 기지국과 이동국과의 거리 등의 파라미터는 부정확하게 측정되고 단일 파라메터에 의해 핸드오버 결정은 불충분하기 때문에, 측정치들을 함께 고려하여 핸드오버 결정을 강인하고 유연하게 할 수 있는 알고리즘을 필요로 한다. 본 논문에서는 퍼지 이론을 이용한 다기준(multi-criteria) 의사 결정 문제로 부정확한 다수의 파라미터를 이용하는 핸드오버 알고리즘을 제안하였는데 모의 실험 결과에 따르면 이 알고리즘을 쓸 경우 전체적인 의사 결정이 신뢰성이 있으며 유연하게 되었다. 제안된 알고리즘은 호 중단율, 핸드오버 요청율등의 평가 파라미터를 이용하여 전계 강도만을 이용하는 방법들과 비교되었다.

• 한국통신학회논문지
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• 제31권12C호
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• pp.1240-1248
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• 2006

본 논문에서는 다중사용자 하향링크 직교 주파수 분할 다중 접속 방식 (OFDMA)에서 궤환 비트량을 줄일 수 있고 제한된 송신전력 하에서 시스템의 전송률을 높일 수 있는 사용자 선택 방식, 대역 할당 방식 그리고 전력할당 방식에 관한 연구를 하였다. 기존에 제안된 방법은 단일 셀 내의 사용자가 모든 부대역의 채널 상태 정보(CQI, channel quality information)를 기지국으로 전송하였으나, 이러한 방식은 심각한 궤환 정보의 오버헤드가 발생한다. 따라서, 본 논문에서는 궤환 정보량을 줄이기 위하여 각 사용자가 일부 대역의 채널 상태 정보와 부가 채널정보를 기지국으로 궤환하여 효율적인 대역할당을 하며, 할당된 대역에 따라 효과적인 전력 할당과 변조 및 부호화 방식을 결정하는 시스템을 제안하였다. 컴퓨터 시뮬레이션을 통하여 전체 시스템에서의 궤환 정보량은 크게 줄이면서 시스템의 전송률 측면에서 조금의 성능열화만 발생하는 것을 확인하였다.

• 대한전자공학회논문지SD
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• 제47권4호
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• pp.62-68
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• 2010

본 논문에서는 주로 소면적 구현을 위하여 세그먼트 부분 정합 기법을 적용한 10비트 100MS/s DAC를 제안한다. 제안하는 DAC는 비교적 적은 수의 소자로도 요구되는 선형성을 유지하면서 고속으로 부하저항의 구동이 가능한 세그먼트 전류 구동방식 구조를 사용하였으며, 제안하는 세그먼트 부분 정합 기법을 적용하여 정합이 필요한 전류 셀들의 숫자와 크기를 줄였다. 또한, 전류 셀에는 작은 크기의 소자를 사용하면서도 높은 출력 임피던스를 얻을 수 있도록 이중-캐스코드 구조를 채용하였다. 시제품 DAC는 0.13um CMOS 공정으로 제작되었으며, 유효 면적의 크기는 $0.13mm^2$이다. 시제품 측정 결과, 3.3V의 전원전압과 $1V_{p-p}$의 단일 출력 범위 조건에서 $50{\Omega}$의 부하저항을 구동할 때 DNL 및 INL은 각각 -0.73LSB, -0.76LSB 수준이며, SFDR은 100MS/s의 동작 속도에서 최대 58.6dB이다.