최근 인터넷 트래픽의 폭발적인 증가에 따라, 매우 빠른 고속 네트워크 장비에 네트워크프로세서(NP)의 사용이 보편화되고 있다. 이에 따라, 기존의 일반적인 마이크로프로세서를 이용한 네트워크 장비의 성능 한계를 벗어나 향상된 성능을 보이는 라우팅 기능과 패킷처리 기능을 분리하는 분산형 시스템 구조가 이용되고 있다. 본 논문에서는 10기가비트 이더넷 포트를 가지는 10기가비트 에지 스위치 시스템에 적용한 패킷 라우팅 처리와 OAM 처리를 위한 분산형 이더넷 IPC 통신 메커니즘과 10Gbps급 이더넷 데이터를 처리할 수 있는 프레임 방식의 MUX/DEMUX 구조를 설계하고 구현하는 방법을 기술한다. 본 논문에서 제안한 분산형 이더넷 UC 통신 메커니즘 구조는 현재 진행되고 있는 10기가비트 이더넷 인터페이스를 갖는 320Gbps급의 백본용 이더넷 스위치 시스템에도 적용하였다.
버스기반 공유메모리-다중프로세서는 공유버스의 사용으로 인한 병목 현상이 시스템의 성능을 제한하며, 특히 분리형 트랜잭션 환경 하에서 각 프로세서들로부터 생성되는 메모리 접근에 대한 요청의 일부가 불필요하게 메모리 입력 버퍼에 대기함으로써 시스템의 성능을 저하시킨다. 이와 같은 불필요한 메모리 입력버퍼에서의 대기는 각 블록에 대한 상태정보를 이용함으로써 제거될 수 있지만, 메모리의 각 블록에 대하여 상태정보가 완전 사상된 비트맵테이블을 저장하기 위한 SRAM에 대한 부담이 발생되었다. 본 연구에서는 이와 같은 문제점을 해결하기 위하여 비공유부분의 배제와 참조 국부성의 원리를 적용하여 상태정보를 저장하기 위한 SRAM의 용량을 줄이기를 제안한다. 시뮬레이션 결과에 의하면 시스템의 성능에는 거의 영향을 미치지 않으면서 상태정보의 저장 용량을 줄일 수 있어 가격-대-성능의 향상을 도모할 수 있다.
본 논문에서는 다층 연결 구조(Multistage Interconnection Network, MIN)를 기반으로 하는 병렬 컴퓨터 환경에서 효과적으로 운용할 수 있는 병렬 Optimal Best-First search Branch-and-Bound 알고리즘(pobs)을 제안하고, 성능을 분석하였다. 제안된 알고리즘은 먼저 해를 얻고자 하는 문제를 임의의 G개 부 문제로 분할하고 소수 프로세서로 구성된 프로세서 그룹들에 할당하여 각각의 지역 해를 산출하도록 하였다. 따라서 N개의 프로세서를 갖는 시스템은 G개 프로세서 그룹으로 구분되고 각 프로세서 그룹은 P(=N/G)개 프로세서를 보유하게 된다. 각 프로세서 그룹은 할당된 부 문제의 지역 해를 얻는 과정에 병렬 sub-Global Best-First B&B 알고리즘을 수행한다. 프로세서 그룹들이 산출한 지역 해들 가운데 최선의 값을 갖는 지역 해가 문제의 전역 해로 결정되는데, 이를 위하여 각 프로세서 그룹의 대표 프로세서는 할당된 부 문제의 지역 해를 다른 그룹들에게 전파하도록 하였다. 지역 해 전파는 프로세서 그룹들의 지역 해 비교를 통한 전역해 선정 기능과 함께 프로세서 그룹간 작업 불균형 문제를 상당 부분 해소하는 효과를 제공한다. 알고리즘 설계에 이어 성능 평가를 위한 분석 모형을 제시하였다. 제안한 모형은 B&B 알고리즘 수행에 따른 연산 소요시간과 통신 소요시간을 분리하여 처리함으로 병렬 처리 환경에서 보다 실질적인 알고리즘 성능 평가가 가능하게 함과 동시에, 다양한 컴퓨터 연결 구조에서의 알고리즘 성능 예측을 용이하게 하였다. B&B 알고리즘의 확률 특성을 토대로 작성된 성능 분석 연구의 실효성 검토를 위하여 MIN 기반 시스템을 대상으로 병행된 시뮬레이션 결과는 상호 미세한 오차 범위 내에서 일치하는 결과를 보여 제시한 성능 분석 기법의 타당성을 입증하였다. 또한, 본 논문에서 제안한 병렬 알고리즘을 MIN 기반 시스템에 적용하여 기존 알고리즘의 성능과 비교 평가 결과 제안한 pobs가 문제 해결 과정에서 전개되는 부 문제 수를 줄이고 프로세서간의 효율적인 작업 분배 효과를 제공하는 한편 프로세서간의 주된 통신 활동 범위를 국부적으로 제한하여 성능면에서 우수함을 입증하였다.
본 논문은 고품질의 정보를 신속하게 제공할 수 있으면서 가격대 성능비가 우수한 병렬 정보 검색 시스템을 제시하고 있다. 본 검색 시스템은 문서 라이브러리를 여러 개의 클러스터로 세분화하고 검색 시 클러스터 단위로 프로세서에 할당함으로써 작업 단위를 적절한 규모로 하였을 뿐만 아니라, 문서의 점수 계산 시 프로세서 간 통신이 전혀 필요치 않게 하였다. 검색은 1차로 클러스터 레벨에서 관련 클러스터들을 찾는 것으로 시작하여 2차로 관련 클러스터 내에서 실제 문서를 찾는 방식으로 이루어진다. 이러한 계층적인 검색 구조로 인하여 1차 검색 후 여과가 가능하므로 전체적인 검색의 부하를 줄일 수 있다. 또한 문서의 클러스터가 가능한 한 유사한 문서군이 되도록 함으로써 불필요한 클러스터가 검색될 가능성을 최소화하여 성능을 높였다. 본 검색 시스템은 분산메모리 MIMD 구조의 다중 트랜스퓨터 시스템에서 구현되었으며, 실험 결과 무작위적으로 클러스터링한 경우에 비해 유사 문서군으로 클러스터링한 접근 방법이 우수함을 확인하였다.
최근의 단일 혹은 다중 프로세서 시스템은 일반적으로 계층적 메모리를 사용한다 이는 프로세서의 클럭 속도와 메모리로의 데이타 접근 시간의 증가로 인한 시스템 성능 저하를 막기 위한 노력 중 하나이다. 특히 프로세서와의 속도 차이를 줄이기 위해 사용되는 캐쉬는 이단계에서 삼단계에 이르는 다양한 형태의 계층을 포함하는 메모리 시스템으로 구성된다. 이 중에서도 특히 상위 캐쉬는 프로세서와 직접 인터페이스가 이루어지기 때문에, 해당 캐쉬의 적중률은 전체 시스템의 성능을 결정하는 중요한 요소가 된다. 이러한 상위 캐쉬의 하나로써, 희생 캐쉬는 일차 캐쉬의 충돌 미스(Conflict Miss)를 줄이기 위해 추가된 모듈이다. 이는 프로세서 입장에서 보면 절차상 일차 캐쉬와 동등한 관계에서 접근이 이루어진다. 본 논문에서는 이러한 상위 캐쉬의 관리 정책 중, 기존의 일차 캐쉬와 희생 캐쉬의 구현시 배제되어 왔던 프로세서의 재사용 정보를 이용하는 캐쉬 라인의 효율적인 관리 정책을 제안하고자 한다. 이 기법은 프로세서의 데이타 사용 빈도에 의한 캐쉬 교체 정책으로, 프로세서에 의해 특정 데이타가 얼마나 자주 접근되었는가에 따라, 사용 빈도수가 높은 데이타에 대해 캐쉬에 위치시키는 시간을 연장시키는 기법이다. 본 논문에서는 제안된 메모리 시스템의 성능을 평가하기 위해, 이를 프로그램 기반 시뮬레이터인 Augmint를 통해 모델링한 후, 시뮬레이션을 수행한다. 그리고 이를 기존의 단순한 회생 캐쉬 교체 정책과 비교하여 성능상의 차이점을 비교 분석한다. 실험 결과 제안된 LIVMR 기법은 최대 6.7%, 평균 0.5%의 성능 향상을 보였다.
클러스터를 구성하는 단위 노드로 SMP가 새로운 대안으로 시장에 등장하였다. 이러한 멀티프로세서 클러스터(CLUMP)는 하나의 시스템에 다중 메모리 구조를 가지는데, CLUMP가 가지는 다중 메모리 구조를 효과적으로 사용하기 위해서 본 논문에서는 중첩된 병렬화 프로그램 모델을 제안하였다. 중첩된 병렬화 모델은 중첩된 루프 레벨의 병렬화, 중첩된 태스크 레벨의 병렬화, 그리고 다중 중첩된 병렬화로 나뉜다. 본 논문에서는 중첩된 루프 레벨의 병렬화를 실험대상으로 하여 그 성능을 평가하고 단일 메모리 구조의 병렬화 프로그램과 성능을 비교하였다. 실험 결과 시험한 중첩된 병렬화 모델이 단일 메모리 구조의 병렬화 프로그램에 비하여 좋은 성능을 나타내었지만, 실험대상이 된 루프 레벨 병렬화의 잠재적인 특징으로 인해 실행에 참여하는 노드 수가 많아질수록 성능 향상 폭이 감소하는 결과를 보였다. 프로그램의 성능 향상 폭과 확장성은 문제 크기가 클수록 좋은 특성을 보였다.
인피니밴드(InfiniBand) 기술은 클러스터 컴퓨팅용 고성능 시스템 연결망으로의 활용을 목적으로 컴퓨터 업계를 중심으로 활발히 개발되고 있는 차세대 시스템 연결망 기술이다. 본 논문에서는 고성능 클러스터 시스템을 위한 인피니밴드 시스템 연결망의 설계와 구현을 다루며, 특히 이중(dual) ARM9 프로세서를 기반으로 한 인피니밴드 호스트 채널 어댑터(host channel adapter HCA) 개발에 초점을 맞추어 기술한다. KinCA라는 코드명이 부여된 HCA는 클러스터 시스템의 각 호스트 노드(host node)를 하드웨어 및 소프트웨어적으로 인피니밴드 연결망에 연결한다. ARM9 프로세서 코어는 다중 처리기 구성을 위해 필요한 기능을 지원하지 않으므로, 두 개의 프로세서간 통신 및 인터럽트 메커니즘을 설계하여 Kinch 칩에 내장하였다. 일종의 SoC인 KinCA 칩은 0.18$\mu\textrm{m}$ CMOS 기술을 사용하여 564핀 BGA(Ball Grid Array) 소자로 제작되었다. KinCA는 호스트 노드에 장착되어 송신과 수신 각각에 대하여 10Gbps의 고속 대역폭을 제공함으로써 고성능 클러스터 시스템의 구현을 가능하게 해준다.
컴퓨터의 성능을 향상하기 위해 주로 프로세서의 성능을 놓여 왔으나 발열 및 집적도 등의 문제로 인하여 한계를 가지게 되었고, 이를 해결하기 위하여 멀티 판로세서와 멀티 코어 시스템이 등장하였다. 이러한 시스템은 두 개 이상의 처리기를 사용하여 단일 처리기 시스템보다 놓은 성능을 갖으며 비교적 낮은 전력을 소모하기 때문에 점차 사용이 증가하고 있다. 운영체제도 이러한 다중 처리기 시스템을 위한 기능이 추가 되어 효율적으로 사용하여 성능을 놓이기 위해 변화하고 있다. 부하 분산 알고리즘 역시 예전의 스케줄러에는 들어있지 않는 기법이었으나 멀티 프로세서가 등장한 이후로 추가 되었다. 본 논문에서는 이 전 방식의 부하 분산 알고리즘에 유동적인 기준점을 추가하여 성능을 개선하고자 한다.
다중 프로세서 환경에서의 오류 허용에 대한 적응적 라우팅 기법은 매우 중요한 요소이다. 특히 메쉬 구조를 갖는 다중 프로세서에서의 오류를 허용하는 라우팅 기법은 구현에 있어 간결함을 제공하는 환경으로, 다수의 오류를 허용하기 위해 직사각형 모양의 오류 블록으로 구성하여 라우팅을 수행한다. 이 경우, 블록 내부의 정상적인 노드 역시 오류 노드로 간주되어 전체 노드의 사용율을 저하시키는데, 오류 블록을 몇 개의 확장된 메쉬로 나누고, 구성된 확장된 메쉬들의 관계를 DAG(Directed Acyclic Graph)로 구성하고, 이 DAG에서의 확장된 메쉬간의 최단거리를 구하여 메시지를 전송하는 RIFP (Routing for Irregular Faulty Pattern)기법으로 이를 해결하였다. 그러나, 이 기법은 노드간에 주고받는 메시지가 거치는 hop의 수가 오히려 증가되는 문제가 발생하게 된다. 이러한 문제를 해결하기 위하여 본 논문에서는 증가되는 hop의 수를 억제하기 위해 목적 노드와 이웃 노드들로부터 오류 블록 경계 부분까지 직선 경로 SCP(Short-Cut Path)를 찾아 존재하는 경우, SCP를 적용하는 RIFP를 제안한다.
발전고의 운정을 감시하기 위한 효과적인 수단으로 공정제어 그래픽 시스템이 제안되었다. 이는 분산 컴퓨터 시스템의 한 적용 형태인 공유 메모리를 이용한 다중프로세서 구조를 사용하므로 기능상 확장성이 있고 실시간 프로세서에 적용이 가능하다. 공유 메모리는 프로세스 값과 사용자 명령을 다루는 실시간 데이타 베이스로 사용된다. 본 시스템에 사용되는 데이타 베이스 파일들은 사용자 대화형 화상편집 프로그램에 해 생성되며 간편하고 사용자에 친근한 특성을 갖는다. 본 공정제어 그래픽 시스템은 발전소 보일러의 운전 감시 및 보일러 제어기의 bcak-up제어기능을 갖도록 구현되어, 실제 울산 화력발전소에 적용되었다. 그 결과 운전자 메뉴에 따라 14페이지 의 칼라 그래픽 화면으로 보일러의 운전 데이타를 정확히 디스플레이 하였으며, 아울러 고장 대응 기능도 원활히 수행하였다. 수행하였다.
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[게시일 2004년 10월 1일]
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