• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 2002.05a
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• pp.202-205
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• 2002

본 논문은 계속적인 소자의 이용은 전기적인 스트레스까지 야기시키는데, 특히 게이트에 인가되는 전압이나 전류 스트레스는 게이트 산화 막의 열화를 야기 시킬 수 있다. 유리기판위에 저온(${\leq}600^{\circ}C$)공정의 고상결정화을 통하여 다결정 박막 트랜지스터를 제작한 후, 이 소자에 게이트와 드레인에 전압 스트레스를 인가하여 출력 특상과 전달특성을 분석하였는데, 그 결과 다결정 실리콘 박막 트랜지스터의 전달특성은 게이트 와 드레인 전압에 의존하는데 임계전압은 긴 채널길이와 좁은 채널 폭에서 높고 출력특성은 갑자기 높은 드레인 전류가 흐른다. 전기적 스트레스가 인가된 소자는 드레인 전류를 감소시킨다. 결국 전계효과 이동도는 긴 채널길이와 좁은 폭의 채널에서 더 빠른 것을 알 수 있다.

• Electrical & Electronic Materials
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• v.4 no.4
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• pp.304-311
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• 1991

본 연구에서는 p형(100) 실리콘 기판 위에 LPCVD법으로 산화막과 다결정 실리콘을 증착하고 그 위에 Magnetron Sputtering법으로 티타늄을 500.angs.을 증착한 후, 열처리 온도 500-900.deg.C 사이에서 열처리 시간을 변화시키면서 N$_{2}$ 분위기 속에서 급속 열처리하여 티타늄 실리사이드를 형성하고 그 특성을 조사하였다. 500-600.deg.C 온도 범위에서 10초간 열처리한 시료에서는 실리사이드상은 나타나지 않고, 산소등의 불순물이 티타늄 박막 내로 확산되어 600.deg.C에서 면 저항이 최대값을 보였으며 열처리 온도는 675-750.deg.C로 높이자 TiSi상이 나타나면서 면저항이 감소되고 결정립의 크기가 크게 증가하였다. 또한 열처리온도 800.deg.C에서 나타나기 시작한 TiSi$_{2}$상은 열처리 온도 850.deg.C까지 TiSi상과 공존하면서 면저항과 reflectance는 계속 감소했다. 900.deg.C에서 10초간 열처리한 시료에서는 orthorhombic구조의 완전한 실리사이드 상만 나타났다. 최종적인 티타늄 실리사이드 박막의 두께는 1200.angs.이며 비저항은 18.mu..OMEGA.cm였다.

• Electrical & Electronic Materials
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• v.3 no.4
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• pp.263-270
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• 1990

WSi$_{x}$박막을 Polycide구조로 저압화학증착법에 의해 제작한 후, 열처리를 N$_{2}$분위기에서 30분간 여러온도로 수행하였다. WSi$_{x}$박막의 전기비저항은 열처리온도의 증가에 따라 감소하였으며 1000.deg.C이상으로 열처리한 시편의 경우, 하부 다결정실리콘층의 도우핑여부에 관계없이 35.mu.m.OMEGA.-cm 정도를 나타내었다. 560.deg.C의 열처리에서 WSi$_{x}$박막은 정방정의 WSi$_{2}$ 결정질로 결정화가 되기 시작하였고 열처리온도의 증가에 따라 WSi$_{2}$결정립의 성장도 관찰되었다. 열처리온도에 따른 전기저항의 변화는 WSi$_{x}$박막의 결정립크기와 밀접한 관계가 있었다. 증착된 WSi$_{x}$박막내의 광잉실리콘원자들이 열처리중에 하부의 다결정실리콘층으로 재분배됨을 AES분석에 의해 확인하였다. Hall 측정결과 900.deg.C이상으로 열처리된 시편은 Hole도전체의 거동을 나타내었고 800.deg.C이하로 열처리된 시편은 electron도전체의 거동을 나타내었다.

• Journal of the Korean Institute of Telematics and Electronics D
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• v.36D no.1
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• pp.57-62
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• 1999

Polycrystaline thin film transistors are fabricated on the transparent glass substrate by a lamp-scan annealing. The line-shaped lamp scanning method, which is profitable for large area process, effectively radiated silicon film on glass substrate. Amorphous silion film absorbs the light which is emitted from halogen-lamp and it transformed into crystalline silicon by metal-induced lateral crystallization. In order to enhance the annealing effect, capping layer was deposited on the whole substrate. When the scan speed was 1-2mm/sec, lateral crystallization of amorphous silicon under capping layer was 18~27${\mu}m/scan$. The thin film transistor fabricated by this method shows high electron mobility over 130$cm^2/V{\cdot}sec$

• Journal of the Korean Vacuum Society
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• v.17 no.5
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• pp.461-465
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• 2008

The phase transformation in a film influences its surrounding. Effects of the precrystallization method, which removes influences on gate oxide caused by lateral crystallization, in metal-induced unilaterally crystallized polycrystalline silicon thin-film transistor devices and circuits were studied. Device by the method was shown to have a higher current drive, compared with conventional postcrystallized device. Moreover, we studied DC bias-induced changes in the performance of ring oscillator. PMOS inverters fabricated using precrystallized silicon films have very high dynamic and stable performance, compared with inverters fabricated using postcrystallized silicon films.

• Korean Journal of Materials Research
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• v.1 no.1
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• pp.23-28
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• 1991

The resistivity of polycrystalline silicon film deposited by low pressure chemical vapor deposition and doped by arsenic Implantation has been investigated as a function of dopant concentration and testing temperature ranging from $25^{\circ}C$ to $105^{\circ}C$ . The resistivity vs. doping concentration curve had a peak point with highest activation energy with respect to the dependence of the resistivity on temperature. We showed that $O_2$ plasma anneal followed by heat-treatment in $N_2$ ambient was able to recover the resistivity degraded by the plasma deposited passivation layers.

• Journal of the Korean Crystal Growth and Crystal Technology
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• v.4 no.3
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• pp.238-244
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• 1994

We investigated solution growth of silicon on borosilicate and quartz glass substrates in the temperature range of $800^{\circ}C~520^{\circ}C$. A thin Al-Si layer evaporated onto the substrate serves to improve the wetting between the substrate and the Al/Ga solvent. Nucleation takes place by a reaction of Al with $SiO_2$ from the substrate. We obtained silicon deposits with a grain size up to a few 100 $\mu\textrm{m}$. There was a perferential (111) orientation for the case of quartz glass substrates while there is a strong contribution of other orientations for the deposition of Si on borosilicate glass substrates.

• Journal of the Korean Institute of Telematics and Electronics
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• v.26 no.7
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• pp.50-57
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• 1989

Tapered etching of polysilicon films has been achieved by implanting phosphorus ions into the polysilicon film and using plasma etch in either $CF_4-O_2\;or\;SF_6$. A two-step plasma etching method is also proposed to control the taper angle of the etched edge without changing the implantion conditions. The taper angle is determined by the ratio of the etch rate of the undamaged region to that of the damaged top region of the polysilicon layer. The ratio is found to be dependent on the implantion dose, the implantion energy and the anisotropy of etching. The minimum angle in our experiments is about $10^{\circ}$. When the two-step etching method is employed, the taper angles can be controlled from the minimum angle up to about $55^{\circ}$.

• Journal of the Korean Institute of Telematics and Electronics D
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• v.36D no.6
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• pp.21-27
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• 1999

In this work, single-poly EEPROM was designed and fabricated by using standard $0.8{\mu}m$ CMOS process. From the results of programming and erasing characteristics, it was found that the programming time was smaller than 10ms and the erasing time was about 100ms. To reduce the erasing time, several erasing methods were performed. The S/D erasing method was used to improve the endurance characteristics which was degraded due to electron trapping in programming and erasing cycles. By using the S/D erasing method, the more improved endurance characteristics then conventional one was obtained.

• 한국신재생에너지학회:학술대회논문집
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• 2011.11a
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• pp.153-153
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• 2011

신 재생에너지 정책이 발전차액지원제도(Feed In Tariff; FIT)에서 신 재생에너지 의무할당제(Renewable Portfolio Standard; RPS)로 변화하면서 원별 경쟁이 가속화되고 있다. 태양광 산업 역시 이러한 환경 변화에 대처해야 하며, 그를 위한 정책 구성이 필요하다. 이에 태양광 산업 정책은 크게 두 부분으로 구분하여 진행해야 한다. 첫째, 폴리실리콘(Poly silicon)을 활용하는 다결정실리콘 태양광에너지에 초점을 맞춘 정책이며, 둘째, 미래에 상용화될 차세대 태양광 에너지에 대한 대비를 위한 연구 개발(R&D) 정책이다. 먼저 다결정실리콘 태양광에너지에 초점에서의 산업 정책은 산업육성정책과 수출정책, 인프라 구성 등으로 나눌 수 있다. 현재 과도한 국가부채로 인한 세계경제 악화로 태양광에너지 업체들의 경제성이 악화하고 있다. 더욱 빨리 그리드 패리티(Grid Parity)를 달성하기 위해 수직통합 등의 필요성이 대두하고 있다. 이에 본 연구는 그리드 패리티 달성시기를 위해 태양광 산업 내 세대 변화를 하는 경우와 하지 않는 경우를 비교하기 위해 고려할 요소를 분석하였다. 현재 신 재생에너지 가운데 태양광에너지는 타에너지원 대비 가격경쟁력을 갖추지 못한 상황이다. 그러나 수출을 고려했을 때의 향후 한국의 차세대 성장동력으로의 발전가능성이 존재한다. 따라서 가격경쟁력이 가장 중요한 영향을 미칠 신 재생에너지 의무할당제 정책 하에서 태양광에너지가 전혀 채택되지 않는 상황을 막기 위한 정책이 필요하다. 그를 위해 필요한 정책적 요소들을 알아보았다. 마지막으로 인프라 구성을 위해 태양광 산업의 가치사슬(Value Chain) 상에서의 기업 분포와 경쟁력에 대한 조사를 시행하였다. 이는 태양광 산업 내의 경쟁력을 갖춘 부문과 그렇지 못한 부문을 구별하기 위함이다. 미래에 상용화될 차세대 태양광 에너지를 준비하는 과정에서는 연구개발 관련 정책이 가장 중요하게 다뤄야 할 부분이며, 그를 위해 정부 차원에서 지원하고자 하는 기술로드맵 등에 대해서 정리하였다.