• 대한전자공학회논문지
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• 제12권2호
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• pp.24-27
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• 1975

Transition-Sensitive Flip-Flops(TSFF)에 의하여 원시흐름표로 부터 다입력변화 비동기순서논리회로를 합성하는 하나의 방법을 제안하였다. 목 방법에 의해시 실현한 회로는 Chuang의 그것보다 속도가 빠르다. Chuang의 출력상태를 실현하는 방법은 오진를 범하고 있음을 지적하고 원시흐름표로 부터 출력상태를 제어 여거법에 의해서 간편하게 실현할 수 있음을 보였다.

• 한국통신학회논문지
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• 제11권1호
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• pp.40-47
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• 1986

본논문에서는 3-3CLC 자기바블 논리회로의 종속접속에 관한 원리를 제시하고 임의의 3-3CLC 를 최소한의 소자를 종속하여 실현시키는 문제를 연구하였다. 기본유형으로서 제5, 15, 21, 24 및 제29의 5종의 유형을 사용하여 전체 기본유형 31종을 실현시켰다. 본논문의 합성방법에 있어서는 입출력선의 교차를 허용하였는데 그상한은 3으로 족하였으며 합성결과를 전산처리하였다.

• 한국데이타베이스학회:학술대회논문집
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• 한국데이타베이스학회 1995년도 제4회 멀티미디어 산업기술 학술대회 논문집
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• pp.117-126
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• 1995

본 논문에서는 분산 환경에서 멀티미디어 문서를 공동 저작하는 시스템을 설계하는 데 있어서 고려해야 할 요구 사항들을 분석하였다. 또한 이들 요구 사항을 만족시키는 문서 구조 DMDA (Distributed Multimedia Document Architecture)의 기본 개념을 소개하였다. DMDA는 논리 구조 지향적이다. 표현 객체와 상대공간 합성의 도움으로 동적인 재배치가 가능하다. 또한 사용자 관점에 따를 문서 출력이 가능하고 버전 관리가 쉬운 구조로 되어 있다. 공동 작업 중에 문서 위에 행해진 표시나 주석은 표시객체에 담겨 분산된다 분산 멀티미디어 환경에서 문서를 편집 또는 공동 저작하는 시스템은 분산 객체들을 조합하여 하나의 문서를 만들 수 있기 위하여 논리 구조 지향적이고 구조 편집 지향적이어야 한다.

• 한국가스학회:학술대회논문집
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• 한국가스학회 1999년도 추계학술발표회 논문집
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• pp.244-249
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• 1999

• 한국정보처리학회논문지
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• 제3권3호
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• pp.640-654
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• 1996

본 논문에서는 BDD(Binary Decision Diagrams) 를 이용한 다단계 리드뮬러회로 합성 방법을 제시한다. 기존의 다단계 노리 합성 도구인 FACTOR에서는 논리 함수를 입력 분 할에 의해 맵 형태의 행렬로 표현하고 행렬 연산을 통해 다단계 회로를합성한다. 이 방법은 논리 합성의 입력으로 맵을 사용하기 때문에 입력 수에 따라 기억 공간이 지수 적으로 중가하고 이에 비례하는 연산 시간에 필요하게 되어 대규모 회로에서 잘 동작 되지 않는다. 이러한 단점을 해결하기 위해 기존의 방법과는 다른 새로운 시도로서 BDD 표현에 의해 최선의 패턴을 선택하므로 최소화된 다단계 리드뮬러회로를 구현한다. 본 논문에서 제시한 방법을 사용한 benchmark 회로의 실험 결과, 대부분의 회로에서 기존의 결과(2)에 비해 개선된 결과를 보인다. 특히, 대칭 함수에 대해서는 최적에 가까운 결과를 보인다. 대규모 회로에서 합성 결과를 개선하기 위해 최선의 입력 분할을 고려하므로 기존의 결과보다 개선된 결과를 얻었다.

• 컴퓨터교육학회논문지
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• 제20권4호
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• pp.77-84
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• 2017

논리회로 심화학습에 사용할 수 있는 논리식 간략화 도구로 활용하고 더 나아가 반도체 부품 최적화를 위한 설계자동화 도구로 활용할 수 있는 도구를 제안한 것이다. 본 논문에서 제시하는 논리식 간략화 방법은 여러 논리식에 존재하는 공통부분을 찾아 반복 사용을 줄이는 것이다. 최종적으로 전체 논리식에 사용된 리터럴 개수를 최소화하는 것을 목표로 한다. 이 전의 연구들이 나눗셈 원리를 이용해서 공통식을 찾았기 때문에 논리식에 내재한 공통식을 산출하는 데는 실패하였다. 본 논문에서 제안하는 방법은 논리식들 사이에 내재된 공통식을 찾도록 해밍거리가 3인 큐브들을 이용하였다. 벤치마크 회로를 이용한 실험을 통해 타 방법들과 간략화 정도를 비교했을 때, 제안한 방법으로 최대 47% 정도의 리터럴 개수를 줄이는 효과를 보였다.

• 융합신호처리학회논문지
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• 제8권4호
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• pp.285-292
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• 2007

SoC는 소프트웨어와 하드웨어가 통합 설계되는 시스템 수준 설계 플랫폼이며 상위 수준 합성은 SoC 설계방법론의 중요한 과정이다. 최근 SPARK라 불리는 병렬 상위 수준 합성 툴이 개발되었다. SPARK는 C코드를 입력받아 코드 이동과 다양한 변형 기술을 이용해서 스케줄하고 최종적으로 합성 가능한 RTL VHDL를 생성한다. 기본 적인 디지털 신호 및 영상처리 알고리즘은 반복 순환문으로 표현되며, 합성을 동해 SPARK는 다양한 루프 변형 알고리즘을 적용한다. 그러나 이 기법에 의한 합성 결과는 디자이너가 수동으로 직접 설계한 최적구현과 비교했을 때 성능 면에서 만족할 만한 결과를 생성하지 못한다. 본 논문에서는 전용 프로그램 논리소자를 가지는 새로운 SoC 플랫폼을 제안하고, C로 기술된 행위 수준 반복 순환문을 2차원 시스톨릭 어레이로 매핑하는 과정을 기술한다. 최종적으로 유도된 시스톨릭 어레이는 제안된 SoC 플랫폼 상의 전용 프로그램 논리소자 상에 구현된다.

• 대한전자공학회논문지
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• 제17권6호
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• pp.93-98
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• 1980

본 논문에서는 conservative 논리회로의 종적접적에 관한 고리를 밝히고 임dml의 3 -3논리회로를 최소한의 소자를 종속하여 실현시키는 문제를 취급하였다. 다만 제 5, 15, 21, 24 및 제29의 5종의 기본유형을 선택하여 이들 중 2개만을 종속함으로써 31종의 전기본유형을 실현시켰다. 본 논문의 함성방향에 있어서는 입출력선의 교우를 허용하였는데 그 상한은 3으로 족하였으며, 합성결과를 표로 요약정리하였다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2011년도 한국컴퓨터종합학술대회논문집 Vol.38 No.1(B)
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• pp.416-419
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• 2011

본 논문에서는 XILINX의 합성 과정에서 생성되는 XDL 설계 데이터를 분석해서, 그로부터 verilog 네트리스트를 생성하는 소프트웨어의 개발에 관한 내용이다. 이 소프트웨어는 XILINX 용 P&R 소프트웨어, 논리 합성 소프트웨어의 개발, 또는 FPGA 상에서 특정 컴포넌트의 위치를 파악해냄으로써 FPGA 상에서 SEU 오류의 위치를 검출하는데 보조적으로 사용할 수 있다.

• 한국정보보호학회:학술대회논문집
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• 한국정보보호학회 1998년도 종합학술발표회논문집
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• pp.137-147
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• 1998

RSA 암호 시스템에서 512비트 이상의 큰 정수 소수의 모듈라 멱승 연산이 필요하기 때문에 효율적인 암호화 및 복호화를 위해서는 모듈라 멱승 연산의 고속 처리가 필수적이다. 따라서 본 논문에서는 몫을 추정하여 모듈라 감소를 실행하고 carry-save 덧셈과 중간 곱의 크기를 제한하는 interleaved 모듈라 곱셈 및 감소 기법을 이용하여 모듈라 멱승 연산을 수행하는 고속 모듈라 멱승 연산 프로세서를 논리 자동 합성 기법을 바탕으로 하는 탑다운 선계 방식으로 VHDL을 이용하여 모델링하고 SYNOPSIS 툴을 이용하여 합성 및 검증한 후 XILINX XC4025 FPGA에 구현하여 성능을 평가 및 분석한다.