• 한국정보통신학회논문지
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• 제16권3호
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• pp.571-578
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• 2012

본 논문에서는 크게 두 가지 사항에 대해서 제안하고자 한다. 첫 번째는 논리합성을 위한 제약조건 방법에 대한 것이고, 두 번째는 효율적인 논리합성방법에 대한 것이다. 논리 합성은 주어진 제약조건(constraint)을 최대한 만족 시키면서 논리 사상과 최적화 등을 통하여 RTL(register transfer level) 코드로부터 게이트-수준의 네트리스트를 얻는 과정이다. 논리합성의 결과는 주어진 제약조건과 합성 방법에 매우 종속적이다. 이들에 의해서 설계의 면적 및 타이밍이 크게 변화하므로 우리는 제약조건과 합성방법을 철저하게 고려하여야 한다. 본 논문에서는 논리합성을 하는 과정에서 실제로 고려해야하는 사항들에 대해서 경험적이고 실험적인 결과를 바탕으로 혼합방식의 논리합성 기법을 제안한다. 제안된 기법을 이용하여 약 65만 게이트의 하드웨어 자원량을 사용하는 회로에 적용시켜본 결과로 상향식 방법에 비해서 합성 시간이 약 47% 감소하였고, 하향식 방법에 비해서 타이밍 특성이 우수하였다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1985년도 하계학술회의논문집
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• pp.242-245
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• 1985

논리회로의 합성이란 minimize된 Boolean Expression을 실재로 존재라는 TTL IC로 Implement시키는 과정을 말한다. 즉, IC pin assignment 의 과정인 것이다. 본 논문에서는 논리회로를 합성하는 expert system의 초보적인 형태를 제안하고 있다.

• 정보처리학회논문지A
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• 제15A권1호
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• pp.9-16
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• 2008

본 논문에서는 논리합성을 위한 공통식 추출 방법을 새롭게 제안한다. 제안하는 방법은 주어진 각 논리식들에서 2개의 큐브만으로 구성된 2-큐브 논리식 쌍을 추출한다. 2개의 큐브로 구성된 논리식 쌍들로부터 2-큐브 행렬을 만들고, 여기에 2-큐브 논리식의 보수를 추가하여 확장된 2-큐브 행렬과 압축 2-큐브 행렬을 만든다. 다음, 공통식 추출을 위해 압축 2-큐브 행렬을 분석한다. 그리디 방법(greedy method)에 의해 가장 많은 리터럴 개수를 줄일 수 있는 공통식을 선택한다. 실험결과 여러 벤치마크 회로에 대하여 제안한 방법을 논리회로 합성도구에 활용할 경우 기존 합성도구보다 리터럴 개수를 줄일 수 있음을 보였다.

• 컴퓨터교육학회논문지
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• 제15권1호
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• pp.65-72
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• 2012

일반적으로 논리식은 수많은 인수분해식으로 표현이 가능하다. 논리식에 대한 보다 간략화된 인수분해식을 찾는 것이 논리합성의 기본 기능 중의 하나이며 본 논문에서 논리회로 수업의 교육용 도구로 부울 인수분해식을 산출하는 새로운 방법을 제안한다. 제안하는 방법은 서포트와 함께 2개의 항에 대한 나눗셈을 수행하는 것이다. 인수분해식의 리터럴 개수는 논리식의 간략화 정도를 판단하는 기준이 되는데, 제안하는 방법으로 실험한 결과, 기존의 타 방법들 보다 리터럴 개수를 줄이는 효과를 보였다.

• 전자공학회논문지C
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• 제36C권9호
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• pp.20-27
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• 1999

BDD는 논리합성 응용분야에서 많이 이용되는 데이터 구조체이다. 불완전하게 표시된 함수를 합성할 때, BDD의 크기를 최소화할 수 있으면 BDD의 구조를 따라 만들어지는 회로의 크기나 동작 속도를 향상시키는 데 큰 잇점이 있다. 본 논문에서는 논리합성을 위해 don't care를 이용하여 BDD를 최소화하기 위한 두 가지 알고리즘을 소개하고자 한다. 실험결과 제안된 방법은 기존 방법에 비해 수행시간의 희생 없이 더욱 작은 크기의 BDD을 얻을 수 있었다.

• 한국음향학회지
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• 제12권1호
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• pp.27-36
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• 1993

FM방식의 악기음원합성은 해당 악기의 음색과 음정에 맞는 FM의 기본 주파수와 변조 계수를 정하여 신호 파형을 생성하는 것으로, 다른 가, 감산방식 또는 PCM방식 등에 비해 비교적 간단한 구조로 다양한 악기음원합성이 가능하다. 따라서 현재 사용되고 있는 개인용 컴퓨터에 부착되는 사운드합성 카드에는 FM방식 음원합성기술이 적용되고 있다. 본 논문에서는 FM방식 음원합성기술을 이용하여 실시간 악기음원합성이 가능한 논리회로를 설계하는데 관한 연구를 기술한다. 본 연구에서는 소프트웨어 프로그래밍에 의해 FM방식 음원합성기의 구조를 설계하고 주요 블록의 최적 변수 값을 실험하였다. 논리회로 설계 및 회로검증은 향후 주문형반도체(ASIC:Application Specific Integrated Circuit)제작을 위해 기존의 표준셀 라이브러리와 주문형반도체 전용 설계시스템을 사용하였다. 회로검증 결과는 간이 평가보드를 제작하고 PC와 접속시켜 생성된 악기음을 직접듣는 주관적 평가방법으로 최종 확인하였다.

• 한국산학기술학회논문지
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• 제18권8호
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• pp.361-366
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• 2017

2개 논리식에 대해서 어떤 논리식 F의 일부가 다른 논리식 G 전체를 포함하고 있을 때, 논리식 F의 일부분을 논리식 G로 대치한 식을 대입식이라고 한다. 논리식 사이에 대입 관계가 성립되면 전체 논리식에 사용된 리터럴 개수를 대폭 줄일 수 있는 장점이 있으나, 대입 관계가 성립하지 않는 경우 대입식으로부터 얻을 수 있는 간략화 효과가 없게 되어 상대적으로 리터럴 개수를 줄이는 효과가 줄어들게 된다. 지금까지의 연구들이 주어진 논리식들 자체에 대해서 논리식들 사이의 대입 관계를 찾고, 대입이 가능하면 대입식을 산출하기 위한 방법을 제안하였는데, 본 논문에서는 논리식들 사이에 대입식이 만들어지도록 필요한 항을 추가하고, 다시 추가된 항들에 대한 보정을 통해 대입식을 산출하는 논리합성 방법을 제안한다. 최적화하고자 하는 2개의 논리식들로부터 항추가를 위한 행렬을 만들고, 행렬에서 항이 추가 가능한 묶음 찾고 추가된 항에 대해 보정을 하여 대입식이 완성된다. 실험결과 여러 벤치마크 회로에 대하여 제안한 방법이 기존 합성도구보다 리터럴 개수를 줄일 수 있음을 보였다.

• 전자공학회논문지C
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• 제35C권11호
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• pp.1-10
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• 1998

휴대용 전자 시스템에 대한 deep submicron VLSI의 출현에 따라 기존의 면적과 성능(지연시간)외에 전력량 감축을 위한 새로운 방식의 CAD 알고리즘이 필요하게 되었다. 본 논문은 논리합성시 기술매핑 단계에서의 전력량 감소를 목적으로 한 논리 게이트 분할(gate decomposition)을 통한 재합성 알고리즘을 소개한다. 기존의 저전력을 위한 논리분할 방식은 Huffman 부호화 방식을 이용하였으나 Huffman code는 variable length를 가지고 있으며 logic depth (회로지연시간)와 글리치에 영향을 미치게 된다. 제안된 알고리즘은 임계경로상에 있지 않은 부회로에 대한 스위칭 동작량을 줄임으로써 logic depth (즉 속도)를 유지하면서 다양한 재구성된 트리를 제공하여 스위칭 동작량을 줄임으로써 전력량을 감축시키는 새로운 게이트분할 알고리즘을 제안한다. 제안된 알고리즘은 zero 게이트 지연시간을 갖는 AND 트리에 대하여 스위칭 동작량이 최소화된 2진 분할 트리를 제공한다. SIS (논리합성기)와 Level-Map (lower power LUT-based FPGA technology mapper)과 비교하여 각각 58%와 8%의 전력 감축효과를 보였다.

• 전자통신동향분석
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• 제7권3호
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• pp.96-107
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• 1992

본 고에서는 디지틀 신호 처리기의 효율적 설계를 위해 필수적으로 요구되는 고수준 논리 합성 문제를 다룬다. Behavioral representation으로부터 structural representation으로의 변환은 복잡도의 문제로 인해 제한적으로 연구되어 온 분야로서 최근 VHDL의 표준화에 따라 많은 연구가 요구되고 있다. 본 고에서는 기존의 제안된 방법을 중심으로 VHDL과의 관계 그리고 앞으로의 전망 등에 대해 논한다.

• 전자공학회지
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• 제20권11호
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• pp.85-96
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• 1993