• Journal of the Microelectronics and Packaging Society
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• v.25 no.2
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• pp.25-30
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• 2018

Sn-Pb solder has been used in automotive electronics for decades. However, recently, due to the environmental and health concerns, some international environmental organizations such as the end-of-life vehicle (ELV) enacted legislation banning of the Pb usage in automotive electronics. For this reason, many studies to develop and promote Pb-free soldering have been significantly reported. Meanwhile, because of flexibility and lightweight, flexible printed circuit boards (FPCBs) have been increasingly used in automotive electronics for lightweight to improve fuel efficiency and space utilization. Although the properties of lead-free solders for automotive electronics have been widely studied, there is a lack of research on the reliability performance of the lead-free solder joint on FPCB under user conditions. This study reported the properties of solder joints between Pb-free solders such as Sn3.0Ag0.5Cu, Sn0.7Cu and Sn0.5Cu0.01Al (Si), and various FPCBs finished with organic solderability preservative (OSP) and electroless nickel immersion gold (ENIG). To evaluate on joint properties and reliabilities with different solder compositions and surface-finishing materials, pull strength test, thermal shock test, and bending cycle test were performed and analyzed. After the bending cycle test of solder joint on OSP-finishing, the fractures were occurred in solder and the lifetime of Sn3.0Ag0.5Cu solder joint was the longest.

• 한국신재생에너지학회:학술대회논문집
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• 2011.05a
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• pp.129.1-129.1
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• 2011

a-Si:H/c-Si 구조의 이종접합 태양전지 전면 투명전도막으로 Indium tin oxide(ITO) 박막의 조건에 따라 태양전지 특성을 연구하였다. ITO 박막은 파우더 타겟으로 마그네트론 스퍼터링 방식으로 성막하였고, 증착 온도(Ts)에 따라 전기적, 광학적 특성을 비교, 분석하였다. 기판 증착 온도가 증가할수록 박막의 저항이 낮아지는 것으로 나타났으며 $350^{\circ}C$ 조건에서 가장 낮은 저항($34.2{\Omega}$/sq)을 보였다. 투과도 또한 기판 증착 온도가 올라갈수록 전반적인 향상을 나타냈다. a-Si:H/c-Si 기판의 MCLT(minority carrier lifetime)는 $350^{\circ}C$에서 최적($359{\mu}s$)의 결과를 나타냈다. 그 이상의 기판 온도에서는 오히려 감소하였는데, 이는 높은 온도에서의 a-Si:H/c-Si 계면의 열손상으로 판단된다.

• Journal of the Korean Magnetics Society
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• v.9 no.5
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• pp.245-250
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• 1999

The effect of substrate and oxidization time on $substrate /Py/Al_2O_3/Co\;(Py=Ni_{81}Fe_{19})$ tunnel junction was studied. Samples were prepared without breaking vacuum by changing shadow masks in-situ. The resistance of tunnel junctions increased, but measured MR decreased with oxidization time. Negative MR observed for samples of tunnel resistivity lower than 0.17 M$\Omega$ $({\mu}m)^2$. MR resistivity decreased with the change of substrates in the order of thermally oxidized Si(111), Si(100), Coring Glass 2948, Corning Glass 7059. Sign change and the variation of MR was explained with non uniform current effect.

• Proceedings of the Korean Institute of Surface Engineering Conference
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• 2015.11a
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• pp.354-354
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• 2015

코팅 층과 소지 사이의 접합력 평가를 위하여 박리 시험법(Peel Off Test), 블리스터 시험법(Blister Test), 압입균열 시험법(Indentation Test), 직접 인장 시험법(Direct Full Off Test), 스카치 테이프 시험법(Scotch Tape Test), 그리고 스크래치 시험법(Scratch Test) 등이 사용되어 왔다. 이 중 박리 시험법과 스카치 테이프 시험법이 산업계에서 일반적으로 사용되고 있다. 전자 산업계에서 많이 사용되고 있는 박리시험법은 금속박막과 절연체 기판 사이의 접합력을 간단하게 측정할 수 있으며, 실험값의 재현성이 뛰어난 장점이 있다. 또한, 측정하는 동안 만들어지는 박리 곡선(Peel Curve)로부터 분석의 신뢰성 여부를 확인할 수 있다. 이러한 장점에도 불구하고 박리 시험법 특성 상 금속 코팅층의 강도가 금속 피막/기판간 접합 강도를 초과하여야 하기 때문에 수백 nm 이하의 박막의 접합력 측정에는 적용하기가 어렵다. 이에 반하여, 스카치 테이프 분석법은 일정길이의 접착 테이프를 박막 표면에 붙인 후 다시 떼어내면서 접착력을 평가하는 방법으로, 박막의 접합력 평가에 적용이 가능하다. 그러나 이 방법은 합격 불합격 여부를 판정하는 정성적인 방법으로 정량평가가 어렵다. 또한, 박막에 접착 테이프를 붙일때의 압력, 테이프를 박리할 때의 각도 및 속도를 일정하게 제어하기가 쉽지 않아 결과의 신뢰성이 높지 않다. 스크래치 테스트는 탐사침(Stylus)을 이용하여 박막의 표면에 하중을 증가시키면서 기판을 이동하여, 피막의 균열이나 박리될 때의 임계 하중값 (Critical Load; Lc)을 측정하는 방법이다. 이 방법은 시편 준비가 쉽고 간단하여 빠른 분석이 가능하고, 수백 nm 이하의 박막에도 적용 가능하다. 또한, 접합력을 정량화 할 수 있기 때문에 변수에 따른 접합력 비교가 용이하다는 장점이 있다. 이와 같은 분석적 장점에도 불구하고, 스크래치 시험을 통한 접합력 측정 방법은 아직까진 산업적으로 널리 활용되지 못하고 있다. 따라서, 본 연구에서는 스크래치 테스트의 원리 및 이론에 대하여 간략히 알아보고, 스크래치 분석을 이용한 접합력 비교에 대한 실제 사례들을 소개하고자 하였다.

• Journal of Sensor Science and Technology
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• v.7 no.3
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• pp.211-217
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• 1998

Si and ITO-coated #7059 glass wafers were electrostatically bonded by employing #7740 interlayer. It was inferred that the thermionic- electrostatic migration of $Na^{+}$ ions in the #7740 interlayer played an important role in the bonding process through SIMS analysis. The temperature and voltage required for reliable electrostatic bonding were in the range of $180{\sim}200^{\circ}C$ and $50{\sim}70V_{dc}$(10min), respectively. The low temperature Si-ITO coated glass bonding can be effectively applied to the packaging of field emission devices.

• Journal of Sensor Science and Technology
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• v.12 no.6
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• pp.265-272
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• 2003

This paper describes anodic bonding characteristics of MLCA (Multi Layer Ceramic Actuator) to Si-wafer using evaporated Pyrex #7740 glass thin-films for MEMS applications. Pyrex #7740 glass thin-films with same properties were deposited on MLCA under optimum RF magneto conditions(Ar 100%, input power $1\;W/cm^2$). After annealing in $450^{\circ}C$ for 1 hr, the anodic bonding of MLCA and Si-wafer was successfully performed at 600 V, $400^{\circ}C$ in - 760 mmHg. Then, the MLCA/Si bonded interface and fabricated Si diaphragm deflection characteristics were analyzed through the actuation test. It is possible to control with accurate deflection of Si diaphragm according to its geometries and its maximum non-linearity is 0.05-0.08 %FS. Moreover, any damages or separation of MLCA/Si bonded interfaces do not occur during actuation test. Therefore, it is expected that anodic bonding technology of MLCA/Si wafers could be usefully applied for the fabrication process of high-performance piezoelectric MEMS devices.

• Proceedings of the Korean Vacuum Society Conference
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• 1998.02a
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• pp.90-90
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• 1998

전계 에미터 어레이(FEA)는 진공에서 전계률 인가하여 전극으로부터 전자률 방출시키는 전자원으로서, 마이크로파 소자 및 명판 디스플레이, 센서 둥에 이용된다 .. Transfer Mold 법 은 뾰족한 에미터 립과 게이트 절연막 및 게이트 전극 충올 형성한 후 유리와 같은 기판에 이전 시키는 방법으로, 이러한 방법은 Mold 형태 위에 코탱 충의 두께 조절과, 게이트와 립 높이 조절이 가능하며, 그리고 유리 기판 위에 접착하여 대면적의 평판 디스플레이를 제작 할 수 었다는 장점이 있다[1,2]. 본 연구에서는 일반적으로 사용되는 실리콘 기판올 습식 식 각하여 Mold률 제작하는 방법 대선에, 측벽 스페이스 구조률 이용한 새로운 방법의 Mold 형태률 이용하여 게이트률 가진 에마터 립올 제작하였다. 먼저 실리콘 기판 위에 산화막올 증착하고 그 위에 게이트 전극파 게이트 절연막을 LPCVD 방법으로 증착하여 구명 형태로 패터닝 한 후, BPSG(Boro Phospher Silicate Glass) 박막올 증착하여 고온에서 훌러 내려 뾰족한 형태의 주형(Mold)률 제작한 후 TiN율 증착하여 정전 접합(an여ic bon벼ng)이나 레 진(resine)둥으로 유리률 접합한 후 KOH 용액으로 실리콘 기판옵 뒷면부터 식각해 낸다. 그 다옴, 립과 게이트 위에 있는 절연막올 제거한 후 뾰족한 전계 에미터 어레이륭 제조하 였다. 자세한 제조 공정 및 제작된 에미터 립의 특성은 학회에서 발표될 예정이다.

• Proceedings of the KWS Conference
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• 2009.11a
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• pp.75-75
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• 2009

연성회로기판은 일반적으로 절연체를 이루는 폴리이미드와 전도체를 이루는 구리로 구성되어 있다. 폴리이미드는 뛰어난 열적 화학적 안정성, 기계적 특성, 공정성 등의 장점으로 인해 연성회로기판의 절연체로서 제안되었지만 전도체를 이루는 구리와의 접합 특성이 우수하지 않기 때문에 많은 연구가 현재까지 진행되고 있고, 그 결과 연성회로기판의 접합 특성에 많은 개선이 이루어짐과 동시에 다양한 공정 방법이 제안되고 있다. 하지만 고온다습한 환경에서 사용될 경우 폴리이미드의 높은 흡습성과, 구리와 seed layer의 산화 문제로 인해 접합 특성이 저하된다는 단점 또한 가지고 있다. 따라서 본 연구를 통해 고온다습한 조건하에서 seed layer가 80Ni/20Cr 합금으로 구성된 연성회로기판의 seed layer의 두께와 시효시간으로 인해 발생하는 접합 신뢰성의 차이를 관찰하였다. 본 연구에서는 두께 $25{\mu}m$의 폴리이미드 위에 각각 100, 200, $300{\AA}$ 두께의 80Ni/20Cr의 합금 조성을 가지는 seed layer를 스퍼터링 공정을 통해 형성한 후 전해도금법을 이용하여 $8{\mu}m$ 두께의 구리 전도층을 형성하였다. 접합 특성 평가를 위해 ICP 규격에 따라 전도층 패턴을 폭 3.2mm, 길이 230mm로 시편을 제작하여 50.8mm/min의 이송 속도로 각 시편당 8회의 $90^{\circ}$ peel test를 실시하였다. 또한 $85^{\circ}C$/85% 항온항습 조건하에서 각각 24, 72, 120, 168시간 동안 시효 처리 후 같은 방법으로 연성회로기판의 접합 특성을 평가하였다. 파면의 형상과 조성을 분석하기 위해 SEM (Scanning electron microscope)과 EDS (Energy-dispersive X-ray spectroscopy)를 사용하였으며, 파면의 조도 측정을 위해 AFM (Atomic force microscope)을 사용하였다. 또한 파면의 잔여물 분석을 위해 EPMA (Energy probe microanalysis)를 사용하였고 계면의 화학적 결합상태를 분석하기 위해 XPS (X-ray photoelectron spectroscopy)를 통해 파면을 분석하였다.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.18 no.7
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• pp.1657-1662
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• 2014

In this paper, the impact of substrate bias($V_{BS}$) on the zero capacitor RAM(Z-RAM) in n-channel junctionless multiple gate MOSFET(MuGFET) has been analyzed experimentally. Junctionless transistors with fin width of 50nm and 1 fin exhibits a memory window of 0.34V and a sensing margin of $1.8{\times}10^4$ at $V_{DS}=3.5V$ and $V_{BS}=0V$. As the positive $V_{BS}$ is applied, the memory window and sensing margin were improved due to an increase of impact ionization. When $V_{BS}$ is increased from 0V to 10V, not only the memory window is increased from 0.34V to 0.96V but also sensing margin is increased slightly. The sensitivity of memory window with different $V_{BS}$ in junctionless transistor was larger than that of inversion-mode transistor. A retention time of junctionless transistor is better than that of inversion-mode transistor due to low Gate Induced Drain Leakage(GIDL) current. To evaluate the device reliability of Z-RAM, the shifts in the Set/Reset voltages and current were measured.

• Proceedings of the Korean Vacuum Society Conference
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• 2014.02a
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• pp.423.1-423.1
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• 2014

본 발표에서는 실리콘 이종접합 태양전지에서 중요한 실리콘 웨이퍼 표면/계면 제어에 대하여 발표한다. 다시 말하여, 실리콘 웨이퍼 기판 세정공정 변화에 따른 실리콘 웨이퍼 표면의 소수전하수명(minority carrier lifetime, MCLT) 및 태양전지 소자특성 변화에 대하여 연구하였다. 구체적으로, 실리콘 웨이퍼 클리닝 최초단계로써 KOH damage etching 공정을 도입할 때, 이후 클리닝 공정을 통일하여 적용한 웨이퍼 표면의 MCLT 및 상기 웨이퍼를 이용하여 플라즈마 화학기상증착법(PECVD)을 통하여 제작한 태양전지 소자 효율은 KOH etching 시간이 10분일 때 최대치에 도달한 후 감소하였다. 또한, RCA1, RCA2, Piranha로 이루어진 웨이퍼 클리닝 단계의 사이에, 또는 맨 마지막에 묽힌 불산용액(DHF, 5 %) 처리를 하여 표면 산화막 제거 및 수소종단처리를 하여 기판의 passivation 특성을 향상시키고자 할 때, 불산용액 처리 순서에 따른 웨이퍼 표면의 MCLT 및 태양전지 소자 효율을 비교하였다. 그 결과, 묽은불산용액을 클리닝 단계 사이에 적용하였을 때의 MCLT 및 태양전지 소자의 특성이 더 우수하였다.