고속동작을 하는 곱셈기는 DSP의 기본 블록 설계에 있어서 필수적이다. 전형적으로 신호처리분야에 있어서 반복 알고리듬은 다량의 곱셈연산을 필요로 하고, 이 곱셈연산을 첨가하고 실행하는데 사용된다. 본 논문은 32×32-b RST를 적용한 병렬 구조 곱셈기의 매크로 블록을 제시한다. Tree part의 속도를 향상시키기 위해 변형된 부분곱 발생 방법이 구조레벨에서 고안되었다. 이것은 4 레벨을 압축된 3 레벨로 줄였고, 4-2 압축기를 사용한 월리스 트리 구조에서도 지연시간을 감소시켰다. 또한, tree part가 CSA tree를 생성하기 위한 4개의 모듈러 블록과 결합이 되게 하였다. 그러므로 곱셈기 구조는 부스 셀렉터, 압축기, 새로운 부분곱 발생기(MPPG : Modified Partial Product Generator)로 구성된 같은 모듈에 규칙적으로 레이아웃 될 수 있다. 회로레벨에서 적은 트랜지스터 수와 엔코더로 구성된 새로운 부스 셀렉터가 제안되었다. 부스셀렉터에서의 트랜지스터 수의 감소는 전체 트랜지스터 수에 큰 영향을 끼친다. 설계된 셀렉터에는 9개의 PTL(Pass Transistor Logic)을 사용한다. 이것은 일반적인 트랜지스터 수의 감소와 비교했을 때 50% 줄인 것이다. 단일폴리, 5중금속, 2.5V, 0.25㎛ CMOS공정을 사용하여 설계하고, Hspice와 Epic으로 검증하였다. 지연시간은 4.2㎱, 평균 전력소모는1.81㎽/㎒이다. 이 결과들은 발표된 성능이 우수한 일반적인 곱셈기보다도 성능이 우수하다.
본 논문은 별도 기준 클록 없이 고속 시리얼 데이터 통신을 위한 3.2Gb/s 클록 데이터 복원(CDR) 회로를 설명한다. CDR회로는 전체적으로 5부분으로 구성되며, 위상검출기(PD)와 주파수 검출기(FD), 다중 위상 전압 제어 발진기(VCO), 전하펌프(CP), 외부 루프필터(LF)로 구성되어 있다. CDR회로는 half-rate bang-bang 타입의 위상 검출기와 입력 pull-in 범위를 늘릴 수 있도록 half-rate 주파수 검출기를 적용하였다. VCO는 4단의 차동 지연단(delay cell)으로 구성되어 있으며 튜닝 범위와 선형성 향상을 위해 rail-to-rail 전류 바이어스단을 적용하였다 각 지연단은 풀 스윙과 듀티의 부정합을 보상할 수 있는 출력 버퍼를 갖고 있다. 구현한 CDR회로는 별도의 기준 클록 없이 넓은 pull-in 범위를 확보할 수 있으며 기준 클록 생성을 위한 부가적인 Phase-Locked Loop를 필요치 않기 때문에 칩의 면적과 전력소비를 효과적으로 줄일 수 있다. 본 CDR 회로는 0.18um 1P6M CMOS 공정을 이용하여 제작하였고 루프 필터를 제외한 전체 칩 면적은 $1{\times}1mm^2$이다. 3.2Gb/s 입력 데이터 율에서 모의실험을 통한 복원된 클록의 pk-pk 지터는 26ps이며 1.8V 전원전압에서 전체 전력소모는 63mW로 나타났다. 동일한 입력 데이터 율에서 테스트를 통한 pk-pk 지터 결과는 55ps였으며 신뢰할 수 있는 입력 데이터율 범위는 약 2.4Gb/s에서 3.4Gb/s로 나타났다.
최근 사회 경제적 요구의 증가, 건설기술 및 공법의 발전, 고객의 다양화 등 건설 환경의 급격한 변화로 인해 고층건물이 과거에 비해 크게 증가하고 있으며, 고층화 및 고급화 경향에 따라 고층 오피스공사의 외부마감으로만 사용되던 커튼월공사가 고층 아파트 및 주상복합의 외부마감으로 확대 사용되고 있다. 전체 공사비의 $10{\sim}15%$를 차지하는 주요공정인 커튼월 공사는 최근 공기단축을 목적으로 골조공사가 시작한 일정시점 이후부터 커튼월 공사를 동시에 시작하는 방식인 적층공법이 많이 사용되고 있다. 하지만 커튼월 적층공법은 두 작업이 동시에 진행됨으로써 발생되는 작업간 간섭에 의해 커튼월 공사의 공기가 지연이 되는 문제점이 있는데, 노무자 투입에 관한 방법론과 전산화 시스템의 부재로 인해 효율적인 해결책이 제시되지 못하고 있는 실정이다. 이를 위한 방안으로 가상공간에서 실제공사를 수행하기 전 미리 문제점을 예측하고 분석할 수 있는 건설 시뮬레이션 기법이 있지만 아직 건축공사에는 그 적용이 전무한 실정으로 이 논문에서는 대표적인 건설 시뮬레이션 기법인 사이클론을 이용하여 커튼월 적층공법의 작업 프로세스 일반화 모델을 개발하여 노무 및 장비 자원의 투입량에 따른 작업 생산성을 예측하였다. 이 연구의 결과는 현장관리자의 노무 및 장비 투입을 위한 효과적인 의사결정 도구로 활용될 수 있으며, 공기지연 시 원인분석 도구로 활용될 수 있을 것으로 기대된다.
PLL은 통신을 포함한 여러 분야에서 광범위 하게 사용된다. 본 논문에서는 향상된 부스큐 지연 방식을 이용한 고속 VCO와 이를 이용한 PLL을 제안하였다. 제안한 VCO와 PLL은 0.18um CMOS 공정을 기본으로 하여 1.8V의 전원전압에서 동작 하도록 설계되었다. 제안한 VCO는 서브 피드백 루프를 패스 트랜지스터로 설계 하였으며, 이 패스 트랜지스터는 NMOS PMOS가 사용되어서 주파수 이득이 반대인 2개의 주파수 제어전압이 필요하게 되며, 이로 인해 우수한 잡음 성능을 가지게 된다. 또한, 이 서브 피드백 루프와 부 스큐 지연방식은 보다 높은 주파수를 생성하게 된다. 실제 제안한 회로의 검증을 위하여 7단의 링 구성의 VCO를 설계하였으며, 설계된 VCO는 $3.2GHz\~6.3GHz$로 동작하며, 1MHz 오프셋 주파수에서 -128.8dBc/Hz의 위상잡음성능을 가짐을 검증 하였다. 이때의 전원 전압은 1.8V이며 VCO의 소비 전류는 3.8mA이다. 그리고 제안한 VCO를 이용하여 설계된 이중 루프 필터 구조의 PLL이 5GHz 대역에서 안정적으로 동작함을 검증하였다. 따라서, 제안한 VCO가 고주파 대역읜 통신기기에서 LC 공진회로를 대체 할 수 있음을 보였다. 본 논문에서 제안한 회로는 0.18um TSMC 라이브러리를 기본으로 하여 설계 하였다.
본 논문에서는 10개의 트랜지스터를 이용한 새로운 저전력 전가산기의 회로를 제안한다. 회로는 six-transistor CMOS XOR 회로를 기본으로 하여 XOR 출력뿐만 아니라 XNOR 출력을 생성하며, 전가산기를 구성하는 트랜지스터의 수를 줄임과 동시에 단락회로를 없앰으로써 저전력 설계에 유리하게 하였다. 실측 회로의 크기 평가를 위해서 0.65 ${\mu}m$ ASIC 공정으로 의해 레이아웃을 하고 HSPICE를 이용해서 시뮬레이션을 하였다. 제안한 가신기의 셀을 이용하여 2bit, 8bit 리플 캐리 가산기를 구성하여 소비 전력, 지연 시간, 상승시간, 하강시간에 대한 시뮬레이션 결과로 제안한 회로를 검증하였다. 25MHz부터 50MHz까지의 클럭을 사용하였다. 8bit 리플 캐리 전가산기로 구현하였을 때의 소모되는 전력을 살펴보면 기존의 transmission function full adder (TFA) 설계보다는 약 70% 정도, 그리고 14개의 transistor (TR14)[4]를 쓰는 설계보다는 약 60% 우수한 특성을 보이고 있다. 또한 신호의 지연시간은 기존의 회로, TFA, TR14 보다 1/2배 정도 짧고, 선호의 상승시간과 하강 시간의 경우는 기존 회로의 2${\sim}$3배 정도 빠르게 나타났다.
제조공정 내의 센서 및 계장기기로 부터의 실시간 데이터를 웹 상에서 제공하기 위해 XML(eXtensible Markup Language)에 기반한 통신 서비스 모델을 제안하였다. HTML(Hyper Text Markup Language)은 웹상에 비실시간 멀티미디어 데이터를 표현하는 데는 적합하나 제조 공장에서 발생되는 실시간 데이터를 표현하는 데는 적합하지 못하다. 인트라넷 환경에서 프로세스 데이터의 XML 기반 웹 서비스 적용을 위해 시스템 설계 기준을 제공을 목적으로 통신 서비스의 실시간 성능에 대해 평가하였다. 데이터 표현을 위한 XML스키마를 제안하고 메시지 길이 증가로 인한 전송 지연과 원 데이터를 정의된 XML 표현으로 변환하는 과정에서 발생하는 처리 지연의 측면에서 시뮬레이션에 의해 성능을 평가하였다. 시뮬레이션에서 XML로의 변환 기능을 수행함에 있어 두 가지 형태의 구현 구조를 가정하였다. 하나는 데이터의 변환이 데이터가 계측기에서 SCC(Supervisory Control Computer)로 전송된 이후 SCC에서 수행되는 구조이고 다른 하나는 데이터가 SCC로 전송되기 전에 계측기에서 변환 과정이 수행되는 구조이다. 두 구조 각각에 대해 20%, 50%, 80%의 부하와 6종의 메시지 길이의 조건 각각을 변화시키면서 성능을 평가하였다. 실험 결과는 Ethernet 100BBaseT 네트워크에서 총 트래픽이 7 Mbps 이하인 시스템에서 적용이 가능함을 보여 주었다.
본 논문은 표준 DQDB에서 문제가 되고 있는 불공정성 문제를 경감한 새로운 MAC프로토콜을 제안하고 분석하였다. DQDB MAC프로토콜은 처리율, 메시지 지연 등에서 불공정한 면이 있으며, 대역폭은 슬롯재사용 혹은 파일의 긴 전송 동안 더욱 불균등하게 배분될 수 있다. 본 연구에서 제안한 새로운 프로토콜을 평형(Balanced) DQDB 프로토콜이라 부르기도 하며, 이 새로운 엑세스 프로토콜은 이중 비스 네트워크 프로토콜의 한 비트를 이용하여 대역폭 분할에 공정성 보장 및 DQDB의 모든 특징을 유지한다. 또한, 슬로의 순차적 균등 배분을 해석하기 위하여 Wen Jing 등이 제시한 DQDB분석 모델을 고려하였다. 즉 한 버스상에서 비지 비트의 발생 확률을 예측하고, 마코프 체인을 사용하여 제안한 프로토콜에서의 처리율과 전송 확율에 대하겨 연구하였다. 그리고 시뮬레이션을 통하여 각 노드에서 RQ나 CD계수기가 동적으로 변화하는 상태에서 평형 DQDB와 표준 DQDB, BWB 구조를 비교하였다. 그 결과, 평형 DQDB가 동상위 노드에서에서 처리율이 감소하지만, 전체 노드의 약 70~80% 정도가 처리율 0.9 이상으로 나타났으며, 이러한 특징들은 수치적 분석 모델과 유사한 결과를 나타냄을 확인하였다.
본 연구의 목적은 RO 농축수 내 TDS 제어에 따른 고농도 질산성 질소의 효율적인 생물학적 처리에 있다. 실험실 규모의 실험에서는 연속회분식 반응기를 이용하여 연구를 수행하였으며 TDS의 주입조건에 따른 비탈질율, 비산소소비율 분석을 수행하였다. 연구결과, 연속회분식 반응기를 이용한 운전에 따라 탈질 공정 내 고농도 TDS 주입에 따라 탈질 반응이 지연되어 SDNR이 감소하는 것으로 나타났으며 미생물 활성도가 또한 감소하는 것으로 나타났다. 따라서 질산성 질소의 원활한 처리를 위하여 TDS 제어가 수반되어야 하며 특히, $Ca^{2+}$의 중점적인 처리가 필요할 것으로 판단된다. 또한 본 연구를 통하여 도출된 SDNR, SOUR 값은 호기성 그래뉼 슬러지를 이용한 RO 농축수의 생물학적 처리를 위한 공정 설계인자로 활용이 가능할 것으로 판단된다.
최근의 산업활동에서는 신규 원료 개발과 생산 효율성을 높이기 위하여 분체 공정이 증가하고 있는데, 미세 분진의 취급으로 분진운의 형성과 착화가 용이해지므로 분진폭발이나 화재 위험성이 증가하고 있다. 분진을 안전하게 사용하고 저장, 취급하기 위해서는 착화 전의 위험성 지표로서 최저발화온도(MIT ; Minimum Ignition Temperature)를 사전에 파악해 두는 것이 중요하다. 분진농도의 발화온도는 장치 내의 발화위험성이나 분진 취급 공정의 사고예방대책 관리를 위한 실용적 관점에서 중요하게 활용되는 폭발특성값이다. 또한 분진의 발화온도는 분진농도에 의존하며 농도변화에 따른 가장 낮은 온도를 MIT라고 한다. 본 연구에서는 화재폭발사고 빈도가 줄지 않고 있는 Mg 및 Mg-Al합금(60:40 wt%, 50:50 wt%, 40:60 wt%)을 대상으로 조성비율에 따른 최저발화온도를 실험적으로 조사하였다. Mg 및 Mg-Al(60:40 wt%), Mg-Al(50:50 wt%), Mg-Al(40:60 wt%) 시료의 평균입경은 142, 160, 151, $152{\mu}m$이다. MIT실험장치는 IEC 61241-2-1(Methods for Determining the Minimum Ignition Temperatures of Dust, 1994)에 준거하여 제작하여 사용하였다. 실험장치는 가열로, 분진운 시료홀더, 온도조절장치, 압축공기 제어장치 등으로 구성되어 있다. 구체적인 실험방법은 시험분진를 분진홀더에 장착하고 0.5 bar의 압축공기를 0.3 sec 동안 사용하여 일정 온도로 가열된 로의 내부로 분진운을 부유시킬 때에 분진운이 발화하여 가열로 하단부의 개방구에까지 화염이 전파하는지를 디지털비데오카메라로 기록, 평가하여 발화 유무를 판정하였다. Mg합금에 대한 MIT를 측정한 결과 $740^{\circ}C$가 얻어졌으며, Mg-Al(60:40 wt%)의 MIT는 $820^{\circ}C$로 조사되었다. 그러나 Mg-Al(50:50 wt%) 및 Mg-Al(40:60 wt%)에 대해서는 최대 가열로의 설정온도를 $890^{\circ}C$까지로 하여 농도를 변화시키면서 조사하였으나 발화가 일어나지 않았다. 문헌에 따르면 Mg입자 표면의 산화피막은 다공성으로 일정 온도에서 산화반응이 시간에 따라 직선적으로 증가하는데 반하여, Al의 산화피막은 보호 작용을 하여 일정 온도에서 산화반응속도가 표면과 내부의 농도 기울기에 의한 확산속도에 의존한다고 보고하고 있다. 본 연구결과를 토대로 Mg-Al합금의 발화특성을 고찰해 보면, Mg-Al합금에서 자기 전파성이 작은 Al성분의 증가는 착화지연이 증가하여 연소성이 감소하여 최저발화온도의 증가로 이어지는 것으로 추정되었다. 또한 발화온도는 주어진 조건의 온도장에서 분진이 존재하는 시간 길이에 따라 변화하므로, 발화온도를 실험적으로 측정하는 경우에는 측정장치나 방법에 따라 달라지므로 사업장의 현장에 발화온도를 적용하는 경우에는 장치 내의 분진의 존재시간을 고려할 필요가 있다.
본 논문에서는 탄화규소 섬유강화 탄화규소 복합재료에 내환경 코팅을 수행한 후, 열 기계적 특성평가에 대한 연구를 수행하였다. 초기분말은 성형공정도중 흐름성을 좋게 하기 위해 분무건조법으로 구형의 분말을 제조하였다. 내환경 코팅재는 복합재료가 산화되거나 고온 수증기와 반응하는 것을 방지하기 위해 행하여 지는데, 본 연구에서는 액상침투법(LSI)으로 제조한 복합재에 실리콘으로 본드코팅을 하고 그 위에 대기플라즈마용사법으로 뮬라이트(mullite)와 무게비로 12% 이터븀 실리케이트(ytterbium silicate)가 혼합된 복합재를 코팅하였다. 대기플라즈마 코팅공정 시 성형변수로서 분무거리를 100, 120 그리고 140 mm로 변화시켰다. 그 후 $1100^{\circ}C$의 온도에서 100시간동안 유지하는 실험과 $1200^{\circ}C$의 온도에서 열충격을 가하는 싸이클을 3000회 반복하였다. 열내구성 시험동안 계면 박리는 일어나지 않았지만, 현저한 균열들이 코팅층 내에서 발견되었다. 균열밀도와 균열의 길이는 코팅도중의 분무거리에 의존하여 변화하였다. 열 내구성 시험 후, 압흔 시험을 통해 기계적 열화거동을 분석하였는데, 시험의 방식이나 조건들이 하중-변위 곡선의 거동에 영향을 주었다.
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[게시일 2004년 10월 1일]
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