• Journal of IKEEE
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• v.6 no.1 s.10
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• pp.21-29
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• 2002

This paper describes a high resolution DLL(Delay Locked Loop) using all digital circuits. The proposed architecture is based on the three stage of coarse, fine and ultra fine phase tuning block which has a phase detector, selection block and delay line respectively. The first stage, the ultra fine phase tuning block, is tune to accomplish high resolution using a vernier delay line. The second and third stage, the coarse and fine tuning block, are tuning the phase margin of Unit Delay using the delay line and are similar to each other. It was simulated in 0.35um CMOS technology under 3.3V supply using HSPICE simulator. The simulation result shows the phase resolution can be down to lops with the operating range of 250MHz to 800MHz.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2012.10a
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• pp.259-262
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• 2012

This paper describes a delay-locked loop (DLL) that generates a 64-phase clock with the operating frequency of 125MHz. The proposed DLL use a $4{\times}8$ matrix-based delay line to improve the linearity of a delay line. The output clock with 64-phase is generated by using a CMOS multiplex and a inverted-based interpolator from 32-phase clock which is the output clock of the $4{\times}8$ matrix-based delay line. The circuit for an initial phase lock, which is independent on the duty cycle ratio of the input clock, is used to prevent from the harmonic lock of a DLL. The proposed DLL is designed using a $0.18-{\mu}m$ CMOS process with a 1.8 V supply. The simulated operating frequency range is 40 MHz to 200 MHz. At the operating frequency of a 125 MHz, the worst phase error and jitter of a 64-phase clock are +11/-12 ps and 6.58 ps, respectively.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.45 no.1
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• pp.56-63
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• 2008

This paper describes a 12 bit 1GS/s current mode segmented DAC for WCDMA communication. The proposed circuit in this paper employes segmented structure which consists of 4bit binary weighted structure in the LSB and 4bit thermometer decoder structure in the mSB and MSB. The proposed DAC uses delay time compensation circuits in order to suppress performance decline by delay time in segmented structure. The delay time compensation circuit comprises of phase frequency detector, charge pump, and control circuits, so that suppress delay time by binary weighted structure and thermometer decoder structure. The proposed DAC uses CMOS $0.18{\mu}m$ 1-poly 6-metal n-well process, and measured INL/DNL are below ${\pm}0.93LSB/{\pm}0.62LSB$. SFDR is approximately 60dB and SNDR is 51dB at 1MHz input frequency. Single DAC's power consumption is 46.2mW.

• Fire Science and Engineering
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• v.31 no.5
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• pp.1-6
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• 2017

The fire and explosion properties of combustible materials are necessary for the safe handling, storage, transportation and disposal. Typical combustion characteristics for process safety include auto ignition temperature(AIT). The AIT is an important index for the safe handling of combustible liquids. The AIT is the lowest temperature at which the material will spontaneously ignite. In this study, the AITs and ignition delay times of n-pentanol and p-xylene mixture were measured by using ASTM E659 apparatus. The AITs of n-pentanol and p-xylene which constituted binary system were $285^{\circ}C$ and $557^{\circ}C$, respectively. The experimental AITs and ignition delay times of n-pentanol and p-xylene mixture were a good agreement with the calculated AITs and ignition delay times by the proposed equations with a few A.A.D. (average absolute deviation). Therefore, it is possible to estimate the AITs and ignition delay times in other compositions of n-pentanol and p-xylene mixture by using the predictive equations which presented in this study.

• The Journal of Korea Institute of Information, Electronics, and Communication Technology
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• v.16 no.6
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• pp.465-471
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• 2023

This paper proposes a comparator structure that improves the noise and output delay of a single-slope ADC(SS-ADC) used in CMOS Image Sensor (CIS). To improve the noise and delay characteristics of the output, a comparator structure using the miller effect is designed by inserting a capacitor between the output node of the first stage and the output node of the second stage of the comparator. The proposed comparator structure improves the noise, delay of the output, and layout area by using a small capacitor. The CDS counter used in the single slop ADC is designed using a T-filp flop and bitwise inversion circuit, which improves power consumption and speed. The single-slope ADC also performs dual CDS, which combines analog correlated double sampling (CDS) and digital CDS. By performing dual CDS, image quality is improved by reducing fixed pattern noise (FPN), reset noise, and ADC error. The single-slope ADC with the proposed comparator structure is designed in a 0.18-㎛ CMOS process.

• Journal of Korea Society of Industrial Information Systems
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• v.18 no.5
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• pp.59-65
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• 2013

Conventional synchronous design circuits cannot only satisfy the timing requirement of the low voltage digital systems, but also they may generate wrong outputs under the influence of PVT variations and aging effects. Therefore, in this paper, a NCL (Null Convention Logic) design as an asynchronous design method has been proposed, where the NCL method doesn't require any timing analysis, and it has a very simple design methodology. Base on the NCL method, a new low power reliable ALU has been designed and implemented using MagnaChip-SKhynix 0.18um CMOS technology. The experimental results of the proposed NCL ALU have been compared to those of a conventional pipelined ALU in terms of power consumption and speed.

• 한국신재생에너지학회:학술대회논문집
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• 2010.11a
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• pp.106.1-106.1
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• 2010

본 연구는 팜 부산물로부터 바이오 에탄올을 생산하는 전처리-당화-발효 공정의 첫 번째 단계인 전처리 공정에서 팜 부산물을 NaOH를 이용하여 효율적으로 전처리하고자 하였다. 암모니아 침지법과 NaOH 침출법을 비교한 결과 팜 부산물에 대해서는 암모니아 침지에 의한 탈리그닌 효과가 적으며 NaOH 전처리가 적합한 방법임을 알 수 있었다. 40-100 mesh 크기의 팜 부산물을 이용하여 반응온도(110, 130, $150^{\circ}C$), 반응시간(20, 40, 60분) 및 NaOH 농도(5%, 11%)의 변화에 따른 팜 부산물의 탈리그닌율과 글루코스 및 자일로스 회수율 간의 상호관계를 확인하였다. $150^{\circ}C$까지의 온도 조건에서 온도에 의한 자일로스의 분해는 일어나지 않는 것으로 확인되었다. 팜 부산물의 탈리그닌율은 시간이 증가할수록 증가하였으며, 높은 NaOH 농도에서 더 높은 것으로 나타났다. 그러나 글루코스 및 자일로스의 회수율은 높은 농도에서 낮게 나타났으며, 시간이 지날수록 감소하여 손실이 많은 것으로 나타났다. 따라서 NaOH 농도가 낮을수록 당 회수율은 높게 나타나지만, 탈리그닌율이 낮아 당화 효율이 떨어지므로 효소 당화 후에 최종 당 회수율이 높은 NaOH 농도 조건을 결정하여야 하겠다.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.25 no.1A
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• pp.64-73
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• 2000

Since so many potentials of services, applications, marketing and regulation, it is difficult to decide the fair pricing scheme of network services. However, these considerations are not particular to the operation of a communications network, which is closely related to technological constraints for QoS guarantee. In this paper, the power spectral analysis of MPEG video based on the P-MMBBP model is discussed in the manner of the QoS degradation to the packet delay. As a consequence of the QoS-degradation, a new fair-pricing scheme with the discount factor is proposed. As a result, the proposed scheme shows good characteristics to guarantee the fairness of the charging in the Internet wide-area network.

• 월간 기계설비
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• no.10 s.207
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• pp.39-42
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• 2007

공정거래위원회(위원장 권오승)는 최근 하도급법 위반사업자에 대한 과징금 부과시 과징금 부과여부 결정 및 과징금액 산정을 위한 세부 기준을 마련하고 지난 8월 22일 하도급법 위반사업자에 대한 과징금 부과기준에 관한 고시를 제정한데 이어 지난 8월 30일부터 시행에 들어갔다. 공정위는 과징금 부과를 위해 종전에는 위원회 사무준칙인 지침을 운용하였으나, 이번 고시 제정을 통해 과징금 부과의 예측가능성, 객관성 및 투명성을 제고하였다. 고시에 따르면 원사업자의 위법행위를 신고한 중소 하도급업체에 거래단절 등 불이익을 주는 보복행위를 하거나 하도급대금·어음할인료·지연이자 등을 지급한 후 이를 회수 또는 납품대금에서 공제하는 탈법행위 등 악성 위법행위에 대해서는 과징금을 부과하기로 했다. 또 위반사업자가 하도급거래시장에서 영향력이 큰 대기업자 이거나 과거 위반전력이 많은 경우로서 부당 하도급대금 결정, 부당감액 등 중대하거나 파급효과가 큰 위반행위를 했을 때도 과징금을 부과하기로 했다. 공정위가 하도급법 위반사업자에 대한 과징금 부과여부의 결정기준과 과징금액 산정방식을 보다 구체화하여 시행함으로써, 법위반의 정도에 상응하는 제재로 인하여 법집행의 실효성이 강화되어 재발방지 효과가 클 것으로 기대된다. 아울러 과징금 부과의 객관성과 투명성을 높이는 한편, 예측가능성을 높임에 따라 대기업 등 원사업자의 자율적인 하도급법 준수 의식을 제고하여 법위반을 사전에 방지함으로써 중소기업의 피해를 예방하는데 크게 기여할 것으로 보여진다.

• Proceedings of the Korean Vacuum Society Conference
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• 2011.08a
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• pp.300-300
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• 2011

알루미늄을 이용한 배선은 반도체 소자가 초집적화와 초소고속화 됨에 따라, 피로현상과 지연시간 등 배선으로서의 많은 문제점을 가지고 있어, 차세대 배선 재료로서 전기적인 특성 등이 우수한 구리에 대한 연구가 많이 진행되고 있다. 하지만, 구리는 낮은 온도에서 확산이 잘되어 배선 층간의 절연에 문제점을 야기 시킨다. 따라서, 구리를 배선에 적용하여 신뢰성 있는 제품을 만들기 위해서는 확산방지막이 필요하다. 확산방지막은 집적화와 더불어 배선의 두께가 줄어 듦에 따라 소자의 특성에 영향을 미치지 않는 범위 내에서 저항은 낮고, 두께는 얇아야 하며, 높은 종횡비를 갖는 구조에서도 균일한 박막을 형성하여야 하므로, 원자층 증착공정을 이용한 연구가 주를 이루고 있다. 텅스텐 질화막을 이용한 확산방지막은 WF6 전구체를 이용한 보고가 많지만, 높은 증착 온도와 부산물로 인한 부식가능성 이라는 문제점을 안고 있다. 따라서 본 연구에서는, 기존의 할라이드 계열을 이용한 원자층 증착공정의 단점을 보완하기 위하여, 아마이드 계열의 전구체를 사용하여 텅스텐 질화막을 형성하였으며, 이를 통해 공정온도를 낮출 수 있었다.