• 한국통신학회논문지
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• 제29권4A호
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• pp.466-471
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• 2004

반도체 방식의 용량형 지문인식센서의 신호처리를 위한 개선된 회로를 설계하였다. 최 상위 센서플레이트가 지문의 굴곡을 감지한 용량의 변화를 전압의 신호로 전환하기 위해서 전하분할 방식의 회로를 적용하였다. 지문센서 감도저하의 가장 큰 원인인 센서플레이트에 존재하는 기생용량을 최소화하고 융선(ridge)과 계곡(valley) 사이의 전압차를 향상시키기 위하여 기존과는 다른 아날로그버퍼회로를 설계하였다. 센서전압과 기준전압 신호를 비교하기 위해서 비교기를 설계하였다. 제안된 신호처리회로는 0.3$\mu\textrm{m}$ 표준 CMOS 공정으로 레이아웃을 실시하였다.

• 제어로봇시스템학회논문지
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• 제10권8호
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• pp.726-733
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• 2004

This paper presents a method to segment object ID(identification) marks on poor quality images under uncontrolled lighting conditions of automated inspection process. The method is based on dynamic programming using multiple templates and normalized gray-level correlation (NGC) method. If the lighting condition is not good and hence, we can not control the image quality, target image to be inspected presents poor quality ID marks and it is not easy to identify and recognize the ID characters. Conventional several methods to segment the interesting ID mark regions fail on the bad quality images. In this paper, we propose a multiple template method, which uses combinational relation of multiple templates from model templates to match several characters of the inspection images. To increase the computation speed to segment the ID mark regions, we introduce the dynamic programming based algorithm. Experimental results using images from real factory automation(FA) environment are presented.

• 대한전자공학회논문지SD
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• 제41권3호
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• pp.109-114
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• 2004

본 논문에서는 반도체 방식의 직접 터치식 용량 형 지문인식센서의 신호처리를 위한 회로를 제안하였다. 센서로부터의 용량의 변화를 전압의 신호로 전환하기 위해서 전하분할 방식의 회로를 적용하였다. 지문센서 감도저하의 가장 큰 원인인 센서 플레이트에 존재하는 기생용량을 제거하고 융선과 계곡 사이의 전압차를 향상시키기 위하여 기존과는 다른 아날로그 버퍼회로를 설계 적용하였다. 센서 하부회로와의 isolation 대책을 통하여 ESD 및 노이즈방지를 위한 설계를 실시하였다. 제안된 신호 처리회로는 0.35마이크론 표준 CMOS 공정에 의해 레이아웃 되었다.

• 한국소성가공학회:학술대회논문집
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• 한국소성가공학회 2005년도 춘계학술대회 논문집
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• pp.97-100
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• 2005

The purpose of this study is to apply the partial-size die forming process to actual segment head farming process of semi-ellipsoidal heads and to verify the availability of the suggested forming method. The initial curvature for the preliminary forming process was determined through anticlastic behavior of plate bending and the partial-size die for final forming was designed based on the results of springback analysis using F.EA. From the results of actual forming, it was concluded that die design was appropriate and proposed forming process would be successfully applied to actual forming jobs.

• 한국산업정보학회논문지
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• 제18권5호
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• pp.1-8
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• 2013

본 논문은 수동소자를 사용하지 않고 선형성 향상을 얻는 가변이득증폭기(VGA, variable gain amplifier) 설계에 관련된 것이다. 이 제안된 VGA는 전류 귀환 증폭기 구조를 이용하고, 이득은 입력단과 귀환부의 트랜스컨덕턴스(GM) 비로 얻어진다. 선형성과 높은 이득을 얻기 위하여 귀환 트랜스컨덕턴스에 전류 분할 기법과 소스 축퇴(degeneration) 기법을 사용하였다. 이득의 변화는 가변 정류기로 입력 트랜스컨덕턴스의 바이어스 전류를 변화시켜 얻을 수 있다. 이 VGA는 $0.35{\mu}m$ CMOS공정을 사용하여 설계하였고, 저 전력을 위해 sub-threshold 영역에서 동작시키게 하였다. 가변 이득은 23dB~43dB의 결과를 얻도록 하였고, 소모 전류는 3.3V에서 $2.82{\mu}A{\sim}3{\mu}A$ 이다. 이 VGA가 차지하는 칩 면적은 $120{\mu}m{\times}100{\mu}m$이다.

• 한국정보처리학회논문지
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• 제2권1호
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• pp.66-74
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• 1995

이 논문에서는 고속 저전력 분야에 적용하기 위한 8비트, 15MHz A/D 변환기 설계 에 관해 기술한다. 2단 플래시 방식인 서브레인징 구조 A/D 변환기에서 칩 면적을 줄 이기 위해 저항의 수를 감소시킨 전압분할 회로를 설계하였다. 비교기는 80 dB의 이득, 50 MHz의 대역폭, 오프셋 전압이 0.5mV이고, 전압분할 회로의 최대오차는 1mV이다. 설계된 A/D변환기는 ＋5/-5V 공급 전압에 대해 전력소비가 150mW, 지연시간이 65ns 이다. A/D 변환기는 N-well공정을 이용하여 설계하고, 제작하였다. 제안된 변환기는 고속, 저전력, 소형 단일 칩 아날로그-디지탈 혼합 시스템 응용에 적합하다. 시뮬레이 션은 PSPICE를 이용하여 수행하였고, 1차 가공된 칩을 데스트 하였다.

• 대한전자공학회논문지SD
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• 제45권9호
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• pp.50-56
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• 2008

본 논문은 저비용 내장형 멀티미디어 프로세서를 위한 레지스터 분할 접근 구조를 제안한다. 저비용 내장형 시스템에서 SIMD 명령어 지원은 SIMD 지원 레지스터 파일과 실행유닛들의 추가에 따른 비용의 증가 때문에 적용이 어렵다. 제안한 구조는 하드웨어의 부담을 최소화하면서 SIMD 연산 수행을 지원하여 전체적인 성능을 향상 시킬 수 있는 구조다. ASIP을 설계하여 제안한 구조를 적용시켰으며 DSP 벤치마크에서 명령어 적용에 따른 실행 사이클의 변화를 비교하였다. 설계한 ASIP을 TSMC 0.25$\mu$m 공정으로 합성하여 제안한 구조 적용에 따른 면적 증가 및 전체적인 성능 향상을 분석하였다. 실험 결과 제안한 구조는 성능은 약 38% 향상되었고, 면적은 13.4% 증가하였다.

• 한국통신학회논문지
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• 제40권7호
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• pp.1347-1353
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• 2015

$0.13-{\mu}m$ CMOS 공정기술을 이용하여 10 Gb/s 4채널 수직공진 표면 광레이저 (VCSEL) 드라이버 어레이를 구현하였다. 높은 전류 해상도, 전력 소모 및 칩 면적의 향상을 위해 시분할 센싱기법을 사용한 디지털 APC/AMC가 최초로 채택되었다. 측정된 -3 dB 주파수 대역폭은 9.2 GHz이고, 소신호 이득은 10.5 dB, 그리고 전류 해상도는 폭넓은 온도 범위에 대해 10 Gb/s 까지 안정한 파장동작을 위한 1 mA/step이다. 제안된 APC/AMC는 5 ~ 20 mA 의 바이어스 전류 제어 및 5 ~ 20 mA 의 변조전류제어를 입증하였다. 4 채널 칩 소모전력은 최대 바이어스 및 변조전류 하에서 371 mW, 칩 사이즈는 $3.71{\times}1.3mm^2$이다.

• 한국광학회지
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• 제6권4호
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• pp.310-316
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• 1995

유한영역에서의 조화함수전개법으로 인접한 두 도파로 코어 중심간의 거리 및 도파로 변수에 따른 결합길이를 계산하여 $1.3/1.55\mum$ WDM coupler을 설계하였다. 저압화학기상증착법에 의해 PSG 도파박막을 제작하고 laser lithography와 $CF_4/O_2$ RIE 공정 등을 이용하여 WDM coupler를 제작하였다. 또한 광섬유를 지지 및 고정하기 위하여 Si 기판 위에 V-groove를 만들었으며 제작된 WDM coupler와 V-groove로 지지된 광섬유를 UV curing epoxy를 사용하여 접속하였다. 제작된 WDM coupler의 $1.3.\mum$, $1.55\mum$에서의 분지별 도파모드를 관측하고 분할비를 측정한 결과 최대 분할비는 각각 9dB, 12dB였다.

• 전자공학회논문지
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• 제50권11호
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• pp.130-137
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• 2013

본 논문은 생체신호 측정을 위한 저전력/저면적 AFE(analog front-end)에 관한 것이다. 제안된 AFE는 계측증폭기(IA), 대역 통과 필터(BPF), 가변 이득 증폭기(VGA), SAR 타입 A/D 변환기로 구성된다. 전류 분할 기법을 이용한 작은 gm (LGM) 회로와 고 이득 증폭기로 구성된 Miller 커패시터 등가 기술을 이용하여, 외부 수동소자를 사용하지 않고 AC-coupling을 구현하였다. 응용에 따른 BPF의 고역 차단 주파수 변화는 전압 조절기(regulator)를 이용한 출력 전압 변화를 이용하여 $g_m$을 변화하여 구현 시켰다. 내장된 ADC는 커패시터 분할 기법을 적용한 이중 배열 커패시터 방식의 D/A변환기와 비동기 제어 방식을 이용하여 저 전력과 저 면적으로 구현하였다. 일반 CMOS 0.18um 공정을 이용하여 칩으로 제작하였고, 전체 칩 면적은 PAD등을 모두 포함하여 $650um{\times}350 um$이다. 제안된 AFE의 전류 소모는 1.8V에서 6.3uA이다.