• 한국정보통신학회논문지
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• 제26권7호
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• pp.1071-1077
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• 2022

타원곡선 암호 (elliptic curve cryptography; ECC) 기반의 공개키 기반구조 구현에 사용될 수 있는 보안 SoC(system-on-chip)를 설계하였다. 보안 SoC는 타원곡선 디지털 서명 알고리듬 (elliptic curve digital signature algorithm; ECDSA)용 하드웨어 가속기가 AXI4-Lite 버스를 통해 Cortex-A53 CPU와 인터페이스된 구조를 갖는다. ECDSA 하드웨어 가속기는 고성능 ECC 프로세서, SHA3 (secure hash algorithm 3) 해시 코어, 난수 생성기, 모듈러 곱셈기, BRAM (block random access memory), 그리고 제어 FSM (finite state machine)으로 구성되며, 최소의 CPU 제어로 ECDSA 서명 생성과 서명 검증을 고성능으로 연산할 수 있도록 설계되었다. 보안 SoC를 Zynq UltraScale+ MPSoC 디바이스에 구현하여 하드웨어-소프트웨어 통합 검증을 하였으며, 150 MHz 클록 주파수로 동작하여 초당 약 1,000번의 ECDSA 서명 생성 또는 서명 검증 연산 성능을 갖는 것으로 평가되었다. ECDSA 하드웨어 가속기는 74,630개의 LUT (look-up table)와 23,356개의 플립플롭, 32kb BRAM 그리고 36개의 DSP (digital signal processing) 블록의 하드웨어 자원이 사용되었다.

• 한국정보통신학회논문지
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• 제12권7호
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• pp.1218-1226
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• 2008

반도체 집적 기술의 발달과 컴퓨터에서 멀티미디어 기능의 사용이 많아지면서 보다 많은 기능들이 하드웨어로 구현되기를 원하는 요구가 증가되고 있다. 그래서 현재 사용되는 대부분의 32 비트 마이크로프로세서는 정수 곱셈기를 하드웨어로 구현하고 있다. 그러나 나눗셈기는 기존의 알고리즘인 SRT 알고리즘의 방식이 하드웨어 구현상의 복잡도와 느린 동작 속도로 인해 특정 마이크로프로세서에 한해서만 하드웨어로 구현되고 있다. 본 논문에서는 'w bit $\times$ w bit = 2w bit' 곱셈기를 사용하여 $\frac{N}{D}$ 정수 나눗셈을 수행하는 알고리즘을 제안한다. 즉, 제수 D 의 역수를 구하고 이를 피제수 N 에 곱해서 정수 나눗셈을 수행한다. 본 논문에서는 제수 D 가 '$D=0.d{\times}2^L$, 0.5<0.d<1.0'일 때, '$0.d{\times}1.g=1+e$, $e<2^{-w}$'가 되는 '$\frac{1}{D}$'의 근사 값 '$1.g{\times}2^{-L}$'을 가칭 상역수라고 정의하고, 상역수를 구하는 알고리즘을 제안하고, 이렇게 구한 상역수 '$1.g{\times}2^{-L}$'을 피제수 N에 곱하여 $\frac{N}{D}$ 정수 나눗셈을 수행한다. 제안한 알고리즘은 정확한 역수를 계산하기 때문에 추가적인 보정이 요구되지 않는다. 본 논문에서 제안하는 알고리즘은 곱셈기만을 사용하므로 마이크로프로세서를 구현할 때 나눗셈을 위한 추가적인 하드웨어가 필요 없다. 그리고 기존 알고리즘인 SRT 방식에 비해 빠른 동작속도를 가지며, 워드 단위로 연산을 수행하기 때문에 기존의 나눗셈 알고리즘보다 컴파일러 작성에도 적합하다. 따라서, 본 논문의 연구 결과는 마이크로프로세서 및 하드웨어 크기에 제한적인 SOC(System on Chip) 구현 등에 폭넓게 사용될 수 있다.

• 전자공학회논문지
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• 제53권11호
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• pp.56-65
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• 2016

본 논문에선 병렬 십진 곱셈기의 축약 단계의 면적과 지연시간을 감소시켜 성능을 향상시키기 위해 다중 피연산자 십진 CSA과 개선된 십진 CLA를 이용한 트리 구조를 제안한다. 제안한 부분곱 축약 트리는 십진수 부분곱에 대해 다중 피연산자 십진 CSA를 사용하여 빠르게 부분곱을 축약한다. 각 CSA에서는 리코딩에 입력의 범위를 제한함으로써 가장 간단한 리코더 로직을 얻는다. 그리고 각 CSA는 특정한 아키텍처 트리의 특정한 위치에서 범위가 제한된 십진수를 더하기 때문에 부분곱 축약 단계의 연산을 효율적으로 수행할 수 있다. 또한, 사용되는 십진 CLA의 로직을 개선하여 BCD 결과를 빠르게 얻을 수 있다. 제안한 십진 부분곱 축약 단계의 성능의 평가를 위해 Design Compiler를 통해 SMIC사의 180nm CMOS 공정 라이브러리를 이용하여 합성하였다. 일반 방법을 이용하는 축약 단계에 비해 제안한 부분곱 축약 단계의 지연시간은 약 15.6% 감소하였고 면적은 약 16.2% 감소하였다. 또한 십진 CLA의 지연시간과 면적이 증가가 있음에도 불구하고 전체 지연시간과 전체 면적이 감소함을 확인하였다.

• 한국산학기술학회논문지
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• 제16권12호
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• pp.8455-8461
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• 2015

본 논문에서는 라만 스펙트럼의 고속 탐색을 위해 특이값 분해(SVD, Singular Value Decomposition)를 이용한 새로운 탐색 알고리즘들을 제안한다. 제안 알고리즘에서는 SVD를 통해 얻은 특이벡터를 중요도에 따라 선별하여 실험에 사용함으로써 계산량 단축을 도모한다. 파일럿 테스트(Pilot test)를 수행하여 일부 데이터들을 미리 탐색 대상에서 제외시키고 부분탐색법(PDS, Partial Distance Search)을 적용하여 탐색을 수행함으로써 큰 폭으로 계산량을 감소시킨다. 실험에 사용한 데이터베이스는 총 14,032종의 화학 물질 라만 스펙트럼으로 구성하였으며, 기존의 탐색 방법인 전체탐색법(Full Search), PDS와 평균피라미드탐색법(MPS, Mean Pyramid Search)를 1차원공간상의 신호에 적용하기 적절하게 변형한 1DMPS에 PDS를 적용한 실험(1DMPS+PDS), 데이터의 분산을 내림차순 정렬하여 !DMPS와 PDS를 적용한 실험(1DMPS Sort with Variance+PDS), 데이터의 250차원 성분만 SVD 변환하여 PDS를 적용한 실험(250SVD+PDS), 그리고 제안 알고리즘 PSP(Partial SVD with PDS)와 PSSP(Partial SVD with Sorted Pilot test)을 적용한 실험을 비교 분석하였다. 각 알고리즘의 성능은 곱셈 및 덧셈의 연산량 비교를 통해 이루어졌는데, 실험 결과에 따르면 250SVD+PDS에 비해 제안알고리즘 PSP는 15.7%, PSSP에서는 64.8%의 계산량 감소를 확인하였다.

• 한국인터넷방송통신학회논문지
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• 제13권6호
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• pp.115-121
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• 2013

본 논문은 송신 부호가 대역 제한, 위상 찌그러짐이 존재하는 비선형 통신 채널을 통과할 때 발생되는 부호간 간섭을 보상하기 위한 블라인드 등화 알고리즘인 SE-MMA (Signed-Error MMA)의 roburstness 성능을 개선할 수 있는 DSE-MMA (Dithered Sign-Error MMA)에 관한 것이다. SE-MMA는 등화기의 탭 계수 갱신을 위하여 곱셈 대신 1 bit 양자화기를 사용하므로 알고리즘의 연산량을 줄일 수 있어 H/W 응용에 유리하지만, 양자화 과정에서 발생되는 정보 손실에 의하여 전체적인 블라인드 등화 성능 알고리즘이 MMA보다 열화되는 단점이 있다. DSE-MMA는 SE-MMA의 단점 중에서 roburstness를 나타내는 SER 성능을 개선키 위하여 양자화 전에 dither 신호를 이용하는 Dithered Signed-Error 개념을 MMA에 적용하였으며, SE-MMA 와 MMA 알고리즘이 갖는 부호간 간섭에 의한 진폭과 위상 찌그러짐을 동시 보상 능력을 갖는다. 논문에서 DSE-MMA 블라인드 등화 알고리즘의 성능을 나타내는 지수로는 등화기 출력 신호, 잔류 isi, MD (Maximum Distortion), MSE와 SER를 사용하였으며, 이들 성능 지수를 적용할 때 SE-MMA 알고리즘과 비교하기 위하여 컴퓨터 시뮬레이션을 수행하였다. 시뮬레이션 결과 DSE-MMA가 SE-MMA 보다 roburstness 와 정상 상태 이후 성능 지수의 양에서 개선됨을 알 수 있었지만, 초기 상태에서 정상 상태에 도달하는 수렴 속도에서는 늦어짐을 확인하였다.

• 전자공학회논문지
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• 제53권12호
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• pp.20-35
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• 2016

본 논문에선 병렬 십진 곱셈기의 축약 단계의 면적과 지연시간을 감소시켜 성능을 향상시키기 위해 다중 피연산자 십진 CSA과 개선된 십진 CLA를 이용한 트리 구조를 제안한다. 제안한 부분곱 축약 트리는 십진수 부분곱에 대해 다중 피연산자 십진 CSA를 사용하여 빠르게 부분곱을 축약한다. 각 CSA에서는 리코딩에 입력의 범위를 제한함으로써 가장 간단한 리코더 로직을 얻는다. 그리고 각 CSA는 특정한 아키텍처 트리의 특정한 위치에서 범위가 제한된 십진수를 더하기 때문에 부분곱 축약 단계의 연산을 효율적으로 수행할 수 있다. 또한, 사용되는 십진 CLA의 로직을 개선하여 BCD 결과를 빠르게 얻을 수 있다. 제안한 십진 부분곱 축약 단계의 성능의 평가를 위해 Design Compiler를 통해 SMIC사의 180nm CMOS 공정 라이브러리를 이용하여 합성하였다. 일반 방법을 이용하는 축약 단계에 비해 제안한 부분곱 축약 단계의 지연시간은 약 15.6% 감소하였고 면적은 약 16.2% 감소하였다. 또한 십진 CLA의 지연시간과 면적이 증가가 있음에도 불구하고 전체 지연시간과 전체 면적이 감소함을 확인하였다.

• 한국초등수학교육학회지
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• 제20권3호
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• pp.431-456
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• 2016

본 연구는 수직선의 적절한 도입 시기와 활용 방법을 탐구하여 초등학생들의 수개념 학습 지도를 위한 시사점을 제공하고자 하였다. 이를 위하여 수 개념 형성을 위한 수학적 모델인 수직선, 빈 수직선, 이중 수직선과 수 세기와 수 개념의 발달유형에 대하여 고찰하였고, 실제 초등학생들의 수직선 도입 시기와 활용 방법에 대한 사례 연구 결과를 분석하였다. 첫째, 수직선 도입을 2학년부터 실시하여 수직선의 은유적 개념에 대한 이해를 통해 이어지는 수 개념 학습에 도움이 될 수 있도록 조정할 필요가 있다. 둘째, 덧셈과 뺄셈과 같은 연산과정에서 다양한 사고 전략을 시각적으로 그려낼 수 있는 수학적 모델인 빈 수직선과 곱셈적 비교 상황이나 나눗셈이 이루어지는 상황인 등분제와 포함제, 비율이나 비례배분의 이해를 위한 시각적 모델인 이중 수직선을 적극적으로 도입하고 활용할 필요가 있다. 셋째, 수직선이나 빈 수직선, 이중 수직선을 도입할 때, 수직선의 은유적 개념을 충분히 이해할 수 있도록 구체적인 안내와 활용 방법에 대한 학습의 필요성을 제안하였다.

• 한국음향학회지
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• 제39권5호
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• pp.441-446
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• 2020

본 논문은 심층 신경망을 이용한 화자 인증(Speaker Verification, SV) 시스템에서, 심층 신경망 내부에 존재하는 각 특징 지도(Feature Map)들의 분별력을 강화하기 위해 기존 특징 지도 스케일링(Feature Map Scaling, FMS) 기법을 확장한 α-FMS 기법을 제안한다. 기존의 FMS 기법은 특징 지도로부터 스케일 벡터를 구한 뒤, 이를 특징 지도에 더하거나 곱하거나 혹은 두 방식을 차례로 적용한다. 하지만 FMS 기법은 동일한 스케일 벡터를 덧셈과 곱셈 연산에 중복으로 사용할 뿐만 아니라, 스케일 벡터 자체도 sigmoid 비선형 활성 함수를 이용하여 계산되기 때문에 덧셈을 수행할 경우 그 값의 범위가 제한된다는 한계가 존재한다. 본 연구에서는 이러한 한계점을 극복하기 위해 별도의 α라는 학습 파라미터를 특징 지도에 원소 단위로 더한 뒤, 스케일 벡터를 곱하는 방식으로 α-FMS 기법을 설계하였다. 이 때, 제안한 α-FMS 기법은 스칼라 α를 학습하여 특징 지도의 모든 필터에 동일 값을 적용하는 방식과 벡터 α를 학습하여 특징 지도의 각 필터에 서로 다른 값을 적용하는 방식을 각각 적용 후 그 성능을 비교하였다. 두 방식의 α-FMS 모두 심층 심경망 내부의 잔차 연결이 적용된 각 블록 뒤에 적용하였다. 제안한 기법들의 유효성을 검증하기 위해 RawNet2 학습세트를 이용하여 학습시킨 뒤, VoxCeleb1 평가세트를 이용하여 성능을 평가한 결과, 각각 동일 오류율 2.47 %, 2.31 %를 확인하였다.

• 한국정보통신학회논문지
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• 제20권2호
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• pp.327-334
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• 2016

본 논문에서는 고성능 HEVC(High Efficiency Video Coding) 부호기를 위한 변환양자화기 하드웨어 구조를 제안한다. HEVC 변환기는 율-왜곡 비용을 비교하여 최적의 변환모드를 결정하지만 율-왜곡 비용은 변환과, 양자화, 역양자화 그리고 역변환을 통해 계산된 왜곡 값과 비트 량으로 결정된다. 따라서 상당히 많은 연산량과 소요시간이 필요하기 때문에 고해상도/고화질의 영상을 실시간으로 처리하는데 어려움이 따른다. 본 논문에서는 변환을 통한 계수의 합계를 비교하여 변환모드를 결정하는 방법을 제안한다. 성능 평가 지표는 BD-PSNR과 BD-Bitrate를 사용하였으며, 실험 결과를 토대로 영상의 화질에서 큰 변화 없이 신속하게 모드를 결정할 수 있음을 확인하였다. 제안하는 하드웨어 구조는 변환모드에 따라 다른 값을 동일한 출력에 할당하고 곱셈 계수가 최대한 중복되도록 구성하여 하드웨어 면적을 감소시키고 연속적인 파이프라인 동작으로 구현함으로써 성능을 높였으며, 기존의 제안된 논문에서 사용한 공정 대비 더 큰 공정을 사용한 것을 감안하여 면적은 1/2배 감소, 성능은 2.3배 증가하였다.

• 한국수학교육학회지시리즈A:수학교육
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• 제61권1호
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• pp.1-28
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• 2022

본 연구의 목적은 비례 문제 해결 과정에서 학생의 분수 지식이 어떻게 관련되어 나타나는지를 탐구하는 것이다. 이를 위해 단위 조정 3단계로 판단되는 중학교 1학년 학생 2명에 주목하여 분수 지식과 비례 문제 해결 과정에 대한 임상 면담 자료를 분석하였다. 분석 결과 자연수 맥락에서 단위 조정 3단계 학생으로 판단되었던 두 학생은 분수 맥락에서는 '활동을 통해' 3수준 단위를 조정하며 서로 다른 양적 조작 방식을 보여주었다. 특히 두 학생이 가분수가 포함된 곱셈 연산 과제에서 보여주었던 분할 조작과 단위 조정 활동에서 식별되었던 차이는 두 학생의 비례 문제에 대한 접근 방식에 있어서 중요한 차이로 나타났다. 이 과정에서 하나의 3수준 단위로부터 또 다른 3수준 단위 사이의 구조적 전환이 '재귀 분할의 내재화'와 관련이 되며, 합성 단위에 대한 스플리팅 조작에 중요한 근거가 됨을 시사하였다.