• 한국정보과학회:학술대회논문집
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• 한국정보과학회 1999년도 가을 학술발표논문집 Vol.26 No.2 (3)
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• pp.3-5
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• 1999

나눗셈 알고리즘은 다른 덧셈이나 곱셈 알고리즘에 비해 복잡하고, 수행 빈도수가 적다는 이유로 그동안 고속 나눗셈의 하드웨어 연구는 활발하지 않았다. 그러나 멀티미디어의 발전 및 고성능의 그래픽 랜더링을 위한 보다 빠른 부동소수점연산기(FPU)가 필요하게 되었으며, 이에 따라서 고속의 나눗셈 연산기의 필요성이 증가하게 되었다. 특히, 전체의 수행 시간 향상을 위해서라도 고속 나눗셈 연산기의 중용성은 더욱 부각되고 있다. 그러나 고속 나눗셈 연산기는 연산 속도와 크기라는 서로 상반되는 요소를 가지고 있다. 즉, 연산 속도가 빠르면 크기는 늘어나고, 크기를 줄이면 연산 속도는 늦어지게 된다. 본 논문은 높은 자릿수(Very-High Radix) 나눗셈 알고리즘에서 영역변환상수를 구하는 방법으로 연산이 아닌 검색테이블(Look-up Table)을 이용한다. 그리고 검색테이블의 크기를 줄이는 방법으로 영역변환상수의 범위 분석 및 캐리 저장형을 이용한 검색테이블 분할 방법을 이용하였다. 전체적으로는 영역변환상수를 구하는 연산주기가 필요없게 되므로 나눗셈 연산기의 영역 크기의 변화가 적으면서 연산 속도는 빨라졌음을 알 수 있다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2007년도 가을 학술발표논문집 Vol.34 No.2 (B)
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• pp.198-201
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• 2007

본 논문에서는 변형된 Newton-Raphson 알고리즘과 LUT(Look Up Table)를 사용하는 역제곱근 연산기를 제안한다. Newton-Raphson 부동소수점 역수 알고리즘은 일정한 횟수의 곱셈을 반복하여 역수 제곱근을 계산하는 방식이다. 변형된 Newton-Raphson 알고리즘은 하드웨어 구현에 적합하도록 변환되었으며, LUT는 오차를 줄이기 위해 개선되었다. 제안된 연산기는 LUT의 크기를 최소화하고, 순환적인 구조가 아닌 2-stage pipeline 구조를 가진다. 또한 IEEE-754 부동소수점 표준을 기초로 하는 24-bit 데이터 형식을 사용해 면적과 속도 향상에 유리하여 휴대용 기기의 멀티미디어 분야의 응용에 적합하다. 본 역제곱근 연산기는 소수점 이하 8-bit의 정확도를 가지며 VHDL을 이용하여 설계되었다. 그 크기는 $0.18{\mu}m$ CMOS 공정에서 약 4,000 gate의 크기를 보였으며 150MHz에서 동작이 가능하다.

• 대한전자공학회논문지SD
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• 제43권3호
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• pp.33-39
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• 2006

Divide-and-Conquer방법은 병렬 곱셈기의 구성에 잘 적용되며 가장 대표적으로 카라슈바 방법이 있다. Leone은 최적 반복 회수를 카라슈바 알고리즘에 적용하였으며 Ernst는 다중 분할 카라슈바 방법을 제안하였다. 본 논문에서는 카라슈바 알고리즘에서 불필요한 연산이 제거된 불필요한 연산이 없는 카라슈바 알고리즘과 효율적인 하드웨어 구조를 제안한다. 본 논문에서 제안하는 알고리즘은 기존의 카라슈바 알고리즘에 비교하여 같은 시간 복잡도를 가지나 공간 복잡도를 효율적으로 감소시킨다. 특히 확장체의 차수 n이 홀수 및 소수일 때 더 효율적이며 최대 43%까지 공간 복잡도를 줄일 수 있다.

• 한국통신학회논문지
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• 제34권3C호
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• pp.322-328
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• 2009

본 논문은 BER 성능을 높인 LDPC 복호를 위한 새로운 SSP 알고리즘을 제안한다. 제안하는 SSP 알고리즘은 추가적인 연산 없이 곱셈 연산과 나눗셈 연산을 덧셈 연산과 뺄셈 연산으로 대체가 가능하다. 제안하는 SSP 알고리즘은 In[tanh(x)] 함수와 $tanh^{-1}[exp(x)]$ 함수를 각각의 양자화 테이블을 사용하여 단순화하기 때문에 연산 복잡도를 줄일 수 있다. 시뮬레이션 결과 제안하는 SSP 알고리즘은 기존의 근사화 SP 알고리즘과 비교하여 BER 성능을 $0.3\;{\sim}\;0.8\;dB$ 향상시킨 것을 보여준다.

• 한국정보통신학회논문지
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• 제22권1호
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• pp.100-108
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• 2018

512/1,024/2,048/3,072 비트의 4가지 키 길이를 지원하는 scalable RSA 공개키 암호 프로세서를 설계하였다. RSA 암호의 핵심 연산블록인 모듈러 곱셈기를 CIOS (Coarsely Integrated Operand Scanning) 몽고메리 모듈러 곱셈 알고리듬을 이용하여 32 비트 데이터 패스로 설계하였으며, 모듈러 지수승 연산은 Left-to-Right (L-R) 이진 멱승 알고리듬을 적용하여 구현하였다. 설계된 RSA 암호 프로세서를 Virtex-5 FPGA로 구현하여 하드웨어 동작을 검증하였으며, 512/1,024/2,048/3,072 비트의 키 길이에 대해 각각 456,051/3,496,347/26,011,947/88,112,770 클록 사이클이 소요된다. $0.18{\mu}m$ CMOS 표준셀 라이브러리를 사용하여 100 MHz 동작 주파수로 합성한 결과, 10,672 GE와 $6{\times}3,072$ 비트의 메모리로 구현되었다. 설계된 RSA 공개키 암호 프로세서는 최대 동작 주파수는 147 MHz로 예측되었으며, 키 길이에 따라 RSA 복호 연산에 3.1/23.8/177/599.4 ms 가 소요되는 것으로 평가되었다.

• 한국정보통신학회논문지
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• 제12권7호
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• pp.1218-1226
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• 2008

반도체 집적 기술의 발달과 컴퓨터에서 멀티미디어 기능의 사용이 많아지면서 보다 많은 기능들이 하드웨어로 구현되기를 원하는 요구가 증가되고 있다. 그래서 현재 사용되는 대부분의 32 비트 마이크로프로세서는 정수 곱셈기를 하드웨어로 구현하고 있다. 그러나 나눗셈기는 기존의 알고리즘인 SRT 알고리즘의 방식이 하드웨어 구현상의 복잡도와 느린 동작 속도로 인해 특정 마이크로프로세서에 한해서만 하드웨어로 구현되고 있다. 본 논문에서는 'w bit $\times$ w bit = 2w bit' 곱셈기를 사용하여 $\frac{N}{D}$ 정수 나눗셈을 수행하는 알고리즘을 제안한다. 즉, 제수 D 의 역수를 구하고 이를 피제수 N 에 곱해서 정수 나눗셈을 수행한다. 본 논문에서는 제수 D 가 '$D=0.d{\times}2^L$, 0.5<0.d<1.0'일 때, '$0.d{\times}1.g=1+e$, $e<2^{-w}$'가 되는 '$\frac{1}{D}$'의 근사 값 '$1.g{\times}2^{-L}$'을 가칭 상역수라고 정의하고, 상역수를 구하는 알고리즘을 제안하고, 이렇게 구한 상역수 '$1.g{\times}2^{-L}$'을 피제수 N에 곱하여 $\frac{N}{D}$ 정수 나눗셈을 수행한다. 제안한 알고리즘은 정확한 역수를 계산하기 때문에 추가적인 보정이 요구되지 않는다. 본 논문에서 제안하는 알고리즘은 곱셈기만을 사용하므로 마이크로프로세서를 구현할 때 나눗셈을 위한 추가적인 하드웨어가 필요 없다. 그리고 기존 알고리즘인 SRT 방식에 비해 빠른 동작속도를 가지며, 워드 단위로 연산을 수행하기 때문에 기존의 나눗셈 알고리즘보다 컴파일러 작성에도 적합하다. 따라서, 본 논문의 연구 결과는 마이크로프로세서 및 하드웨어 크기에 제한적인 SOC(System on Chip) 구현 등에 폭넓게 사용될 수 있다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1998년도 추계종합학술대회 논문집
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• pp.1017-1020
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• 1998

We propose an algorithm which processes the floating-point $n_{addition}$traction and rounding in parallel. It also processes multiplication and rounding in the same way. The hardware model is presented that minimizes the delay time to get results for all the rounding modes defined in the IEEE Standards. An unified method to get the three bits(L, G, S)for the rounding is described. We also propose an unified guide line to determine the 1-bit shift for the post-normalization in the Floating-point $n_{addition}$traction and multiplication.

• 방송공학회논문지
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• 제4권2호
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• pp.144-154
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• 1999

이진수열은 간단하고 곱셈기가 필요 없이 생성될 수 있는 직교 수열이다. 이 논문은 곱셈기 작동이 없는 선택적인 주파수 영상처리를 위하여 비 반복적인 다차원 필터를 도입하였다. 주파수 응답은 저역, 대역, 고역의 여파를 제공하여 준 가우시안 형태를 가진 협대역이 된다. 이런 필터들의 효과적인 구현을 위한 소프트웨어와 하드웨어의 알고리즘을 제안하였다. 또한 이진수의 QMF(Quadurature Mirror Filter: QMF)는 좋은 대역 압축을 가진 최대한의 편평한 제곱 특성의 완전 회복의 Paraunitary 필터가 됨을 보이고 웨이브렛 변환으로 확장하였다. 웨이브렛 변환은 원래의 영상을 피라미드 구조를 사용하여 다른 스케일로 분할한다. 이 분할은 수직과 수평으로 수행되어 영상을 기술하는데 필요한 픽셀의 수를 일정하게 유지시켜 준다. 효과적인 완전회복의 이진수 QMF-웨이브렛 신호의 분석구조를 제안하였다. 이 기술은 매우 좋은 주파수 응답과 대역분할을 해부는 필터 해법을 제공해준다. 이 제안한 이산 수열의 QMF-필터의 구조는 효과적이고 VLSI 구현에 간단하고 다해상도 신호 분할과 코딩의 응용들에 적합함을 보였다.

• 한국컴퓨터정보학회논문지
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• 제10권5호
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• pp.109-114
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• 2005

Twofish 암호알고리즘은 AES인 Rijndael 암호알고리즘에 비하여 알고리즘 자체가 간결하며, 구현의 용이성이 좋지만 처리속도가 느린 단점을 가진다. 그러므로 본 논문은 Twofish 암호알고리즘의 속도를 향상시키기 위하여 개선된 MDS 블록을 설계하였다. 기존 MDS 블록은 Twofish 암호시스템의 critical path를 점유하게 되는 블록으로서 처리속도의 병목현상으로 인한 속도저하의 문제점이 존재하였다. MDS 블록에서 연산자로 사용되는 곱셈연산을 감소시키기 위하여 본 논문은 LUT 연산과 modul-2o연산을 사용하여 MDS자체에 대한 속도저하 및 병목현상을 제거하였다 이러한 결과로 새롭게 설계된 MDS블록을 포함하는 Twofish 암호시스템은 기존 Twofish 암호시스템에 비하여 10$\%$정도 처리속도의 향상을 가져옴을 확인하였다.

• 한국통신학회논문지
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• 제37A권9호
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• pp.738-745
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• 2012

본 논문에서는 부호화된 4+12+16 APSK에 대하여 낮은 복잡도를 갖는 근사화된 연판정 디매핑 알고리즘을 제안한다. 제안된 알고리즘을 도출하기 위해 4+12+16 APSK의 결정 경계를 근사화하고, 그 근사화된 결정 경계로부터 각 비트에 대한 LLR 값을 계산한다. 새롭게 제안된 알고리즘은 기존의 max-log 알고리즘보다 곱셈 계산 수를 상당히 줄여 수신기 복잡도를 크게 낮출 수 있으며, 낮은 복잡도로 인한 BER 성능 열화를 약 1.1dB 이하로 줄일 수 있다.