• The Journal of Korean Institute of Communications and Information Sciences
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• v.16 no.1
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• pp.46-56
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• 1991

In this paper, 16word X 8bit Content Addressable and Reentrant Memory(CARM) is described. This device has 4 operation modes(read, write, match, reentrant). The read and write operation of CARM is like that of static RAM, CARM has the reentrant mode operation where the on chip garbage collection is accomplished conditionally. Thus function can be used for high speed matching unit of dynamic data flow computer. And CARM also can encode matching address sequentially according to therir priority. CARM consists of 8 blocks(CAM cell, Sequential Address Encoder(S.A.E). Reentrant operation. Read/Write control circuit, Data/Mask Register, Sense Amplifier, Encoder. Decoder). Designed DARM can be used in data flow computer, pattern, inspection, table look-up, image processing. The simulation is performed using the QUICKSIM logic simulator and Pspice circuit simulator. Having hierarchical structure, the layout was done using the 3{\;}\mu\textrm{m} n well CMOS technology of the ETRI design rule.

• The Journal of the Korea Contents Association
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• v.10 no.12
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• pp.10-17
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• 2010

In this paper, we design digital D-PHY link chip controling DSI (Display Serial Interface) that meets MIPI (Mobile Industry Processor Interface) standard. The D-PHY supports a high-speed (HS) mode for fast data traffic and a low-power (LP) mode for control transactions. For low power consumption, the unit blocks in digital D-PHY are optionally switched using the clock gating technique. The proposed low power digital D-PHY is simulated and compared with conven tional one about power consumption on each transaction mode. As a result, power consumptions of TX, RX, and total in HS mode decrease 74%, 31%, and 50%, respectively. In LP mode, power reduction rates of TX, RX, and total are 79%, 40%, and 51.5%, separately. We implemented the low power MIPI D-PHY digital chip using $0.13-{\mu}m$ CMOS process under 1.2V supply.

• Proceedings of the Korean Information Science Society Conference
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• 2012.06a
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• pp.51-53
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• 2012

스마트폰과 같은 가상 메모리 환경의 임베디드 시스템은 메인 메모리의 제약과 다양한 응용프로그램들이 동시에 수행되어지기 때문에, 스왑 인/아웃(swap in/out)이 빈번히 일어난다. 스왑 비용은 메인 메모리에서 데이터를 사용하는 것보다 많은 시간이 걸려 이를 줄이기 위해 고속스왑장치를 사용한다. 이 때 기존 페이징에서 고려되지 않았던 코드 페이지를 스왑대상에 포함한다면, 빈번히 재시작이 일어나는 프로그램의 재기동 시간을 단축할 수 있을 것이다. 본 논문에서는 고속스왑장치를 사용하여 스왑비용을 낮추고, 자주 사용하는 코드를 동적으로 확인하여 코드페이지를 스왑대상에 포함시키는 방법을 제시한다. 이 기법의 효과를 확인하기 위해 멀티미디어 프로그램의 재기동 동작 시, 메모리 접근 정보를 트레이스(trace)하여 보조기억장치의 읽기 시간 감소를 확인하였다.

• Proceedings of the IEEK Conference
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• 2005.11a
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• pp.727-730
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• 2005

In this paper, we propose a new current sense amplifier for low-voltage, high-speed SRAM. As a supply voltage is reduced, a sensing delay is increased owing to reduced cell read current. It causes a low-speed operation in SRAM. To overcome this problem, we present a new current sense amplifier which consists of the current-mirror type circuit with feedback structure. For demonstration, a 0.8-V, 256-Kb SRAM incorporating the proposed current sense amplifier has been designed with $0.18-{\mu}m$ CMOS technology. The simulation results show 15.6ns of the sensing delay reduction in comparison with a previous current sense amplifier and 11.5ns of the sensing delay reduction in comparison with a voltage sense amplifier.

• Proceedings of the Korean Institute of Intelligent Systems Conference
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• 2000.11a
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• pp.372-375
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• 2000

퍼지 시스템은 비선형 시스템을 해석하고 제어기 설계 등에 많이 이용되고 있으나 대부분의 그 구현은 PC나 웍스테이션의 프로그램에 의존하고 있다. 고속의 동작을 요구하는 시스템이나 소형 시스템에는 전용 프로세서의 사용이 필요하다. 본 논문에서는 여러 퍼지 시스템 중에서 적은 규칙수로도 효과적인 성능을 나타내고 결론부가 선형식으로 표현되어 ASIC을 이용한 하드웨어화가 용이한 형태를 가진 TSK퍼지 추론 프로세서를 FPGA로 구현한다. ASIC의 설계는 Top-down 방식을 이용하여 전체구성은 Schematic을 이용하고 기능블록은 VHDL로 기술한다. TSK퍼지 추론의 연산은 전제부와 결론부를 병렬연산함으로써 고속처리를 구현하고 이에 필요한 제어부를 설계하였다. 또한 하드웨어 구현을 위해 실수연산을 이산화된 연산으로 바꾸고 이에 따른 나누기 연산자를 구현하였다.

• Journal of the Korean institute of surface engineering
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• v.35 no.3
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• pp.127-132
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• 2002

High speed performance of ferroelectric Pb(Zr,Ti)$O_3$ (PZT) based capacitors is reported. La substitution up to 10% was performed to systematically lower the coercive and saturation voltages of epitaxial ferroelectric capacitors grown on Si using a ($Ti_{0.9}$ /$Al_{0.1}$ )N/Pt conducting barrier composite. Ferroelectric capacitors substituted with 10% La show significantly lower coercive voltage compared to capacitors with 0% and 3% La. This is attributed to a systematic decrease in the tetragonality (i.e., c/a ratio) of the ferroelectric phase. Furthermore, the samples doped with 10% La showed dramatically better retention and pulse width dependent polarization compared to the capacitors with 0% and 3% La. These capacitors show promise as storage elements in low power high density memory architectures.

• Proceedings of the Korean Society of Broadcast Engineers Conference
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• 2014.06a
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• pp.150-152
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• 2014

디지털 평판 LCD TV의 영상신호 전송에 LVDS가 사용되어 왔으나 케이블간의 타이밍 문제가 대두되고 초고해상도의 컬러 Depth 확장으로 인해 보다 빠른 전송속도가 요구되어진다. V-by-One HS는 초고해상도 영상처리 IC 및 TCON 간의 새로운 인터페이스 기술로서 최대 3840*2160@240Hz의 해상도 영상구현이 가능하다. 동작 주파수 대역의 공진모드 전압 분포와 V-by-One HS IBIS(Input/Output Buffer Information Specification) 모델 시뮬레이션을 통하여 PCB 설계 방법을 제안한다. 본 논문에서는 V-by-One HS 인터페이스 기술을 사용하여 초고해상도 영상패턴 제어 신호발생기의 시스템 구성을 제안하고 고속영상 신호에 대한 신호 무결성을 검증하고자 한다.

• Proceedings of the Korean Information Science Society Conference
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• 2006.10c
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• pp.626-628
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• 2006

본 논문에서는 Pipeline 기법을 이용한 고속 암호 프로세서의 설계 및 구현에 관하여 기술한다. 암호화를 위한 알고리듬은 DES 와 SEED를 사용하고 인증을 위한 알고리듬은 HMAC-SHA-1을 이용한다. 제안된 암호 프로세서는 VHDL을 사용하여 구조적 모델링을 행하였으며, Xilinx사의 ISE 6.2i 툴을 이용하여 논리 합성을 수행하였다. 설계 검증을 위해 Modelsim을 이용하여 타이밍 시뮬레이션을 수행하여, 설계된 시스템이 정확히 동작함을 확인하였다.

• Proceedings of the Korean Institute of IIIuminating and Electrical Installation Engineers Conference
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• 2007.05a
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• pp.130-134
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• 2007

단일 구동회로를 사용하여 패널전체를 동시에 방전시킬 수 있는 새로운 priming 방전기술을 고안하였다. 그리고 이 기술을 사용하여 1080개의 수평주사선수를 가지는 full-HDTV PDP를 고휘도로 구동할 수 있는 새로운 고속 구동방식을 제안하였다. 이 priming 방전기술을 사용하면 구동방식에 상관없이 priming 기간을 sustain 기간에 중첩시키고 ramp 파형을 가지는 priming pulse를 인가하는 것이 가능하다. 실험결과로부터 sustain 방전이 없는 경우에만 priming 방전이 일어났다. 그리고 sustain 방전은 priming 펄스의 영향을 거의 받지 않는다는 것이 확인되었다. 새로운 PDP 구동기술로 $0.7{\mu}s$의 address 펄스폭을 가지는 고속 address를 실현하였다. 그리고 40V의 넓은 address 동작마진을 얻었다. 이 기술들은 상용의 driver IC를 사용할 수 있도록 설계되어있으므로 상용화 가능성도 높다.

• Proceedings of the KIEE Conference
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• 1999.11c
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• pp.718-720
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• 1999

This paper describes a charge pump PLL architecture which achieves high frequency operation and fast acquisition. This architecture employs multi-phase frequency detector comprised of precharge type phase frequency detector and conventional phase frequency detector. Operation frequency is increased by using precharge type phase frequency detector when the phase difference is small and acquisition time is shortened by using conventional phase frequency detector and increased charge pump current when the phase difference is large. By virtue of this multi-phase frequency detector structure, the maximum operating frequency of 694MHz at 3.0V and faster acquisition were achieved by simulation.