• Proceedings of the Korean Information Science Society Conference
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• 2001.04b
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• pp.193-195
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• 2001

최근 인터넷 및 이동 통신이 발달하면서 많은 사용자들 동시에 서비스할 수 있는 고성능 데이터베이스 서버가 필요하게 되었다. 또한 DRAM의 가격이 하락하고 64bit 어드레싱이 일반화되어 쉽게 수십 GB의 메모리의 서버 플랫폼을 갖추게 되어 메인 메모리 DBMS에 대한 관심이 높아지고 있다. 본 논문에서는 2세대 고성능 메인 메모리 DBMS인 P*TIME을 소개한다. P*TIME은 CPU에 비해 상대적으로 느린 메모리 성능, 저가의 멀티 프로세서 시스템 등의 현재 하드웨어 아키텍쳐를 고려한 인덱스 및 동시성 제어 기법을 활용하였고 하였고, differential logging을 사용하여 logging과 회복을 각각 병렬적으로 수행할 수 있다. 이로 인해 검색과 갱신에서 매우 높은 성능을 나타낸다. 또한 간단한 구조로 인하여 시스템 튜닝과 커스터마이징이 용이하며, 다양한 응용 프로그램 서버 구조를 수용할 수 있다. 디렉토리 서버로서 P*TIME의 성능을 실험한 결과 SUN Enterprise 6500 서버에서 내장 디렉토리 서버 환경으로 60~70만 TPS의 검색 성능을 보이며 10만 TPS 이상의 생신 성능을 보인다. 또한 클라이언트/서버 환경에서도 10만 TPS 이상의 검색 성능을 나타내었다.

• Electronics and Telecommunications Trends
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• v.24 no.6
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• pp.94-98
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• 2009

최근 모바일 멀티미디어 기기들의 사용이 증가하면서 고성능 멀티미디어 프로세서에 대한 필요성이 높아지고 있는 추세이다. DSP 기반의 시스템은 범용성에 기인하여 다양한 응용 분야에서 사용될 수 있으나 주문형반도체 보다 높은 가격과 전력소모 그리고 낮은 성능을 가진다. ASIP는 주문형반도체의 저비용, 저전력, 고성능과 범용 프로세서의 유연성이 결합된 새로운 형태의 프로세서로서, 단일 칩 상에 H.264, VC-1, AVS, MPEG 등과 같은 다양한 멀티미디어 비디오 표준 및 OFDM과 같은 통신 시스템을 지원하고 또한 고성능의 처리율과 계산량을 요구하는 차세대 비디오 표준의 구현을 위한 효과적인 해결책으로 주목되고 있다. 본 기술 문서에서는 ASIP의 특징과 애플리케이션의 가속 방법, ASIP을 위한 컴파일러 설계 및 응용에 관하여 기술한다.

• JOURNAL OF ELECTRICAL WORLD
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• s.282
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• pp.61-66
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• 2000

센싱(Sensing)기술은 우주기기로부터 가정 전기제품에 이르기까지 넓은 분야에 적용되고 있다. 특히 최근의 센싱기술은 마이크로 일렉트로닉스의 발전으로 마이크로화, 인텔리전트화, 디지털화, 네트워크화라는 키워드로 표현될 만큼 진보하고 있다. 앞으로도 신기술은 폭넓은 분야에서 소비자 니즈에 대응하기 위하여 새로운 센서디바이스(Sensor Device)를 개발하고 또한 새로운 센싱시스템(Seneing System)을 구축하여 신기능을 실현시켜 가는 것이 필요할 것이다. 센싱기술의 발전경위를 종합해 보면 다음과 같은 것을 새각할 수 있다. (1) 아날로그에서 디지털 방식으로 (2) 전기, 기계에서 일렉트로닉스, 메커트로닉스로 (3) 스탠드얼론에서 시스템화, 네트워크화로 (4) 자동화, 최적화에서 인텔리전트화로 (5) 1차원 센싱에서 2차원, 나아가 3차원 센싱에로 이롸같은 기술의 배경으로는 다음과 같은 것을 들 수 있다. (1) 마이크로 일렉트로닉스의 발전에 의한 고성능$\cdot$저가격 마이크로 프로세서의 출현 (2) 센싱시트템을 실현하는 통신$\cdot$네트워크기술의 고도화 (3) 신소재, 미세가공 기술에 의한 센서의 고성능화 (4) 소프트웨어, 정보처리기술의 진보 특히 마이크로 프로세서의 진보는 테크놀로지 드라이버로서의 역할을 다하여 시스템의 소형화, 고속고정도화, 저가격화 등을 실현해 가고 있다.

• The KIPS Transactions:PartA
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• v.15A no.5
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• pp.259-268
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• 2008

Multi-Core processors have become main-stream microprocessors in recent years. Servers based on these multi-core processors are widely adopted in High Performance Computing (HPC) and commercial business applications as well. These servers provide increased level of parallelism, thus can potentially boost the performance for applications. However, the shared resources among multiple cores on the same chip can become hot spots and act as performance bottlenecks. Therefore it is essential to optimize the use of shared resources for high performance and scalability for the multi-core servers. In this paper, we conduct experimental studies to analyze the positive and negative effects of the resource sharing on the performance of HPC applications. Through the analyses we also characterize the performance of multi-core servers.

• Journal of KIISE:Information Networking
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• v.33 no.2
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• pp.113-130
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• 2006

Recently with the explosive growth of Internet applications, the attacks of hackers on network are increasing rapidly and becoming more seriously. Thus information security is emerging as a critical factor in designing a network system and much attention is paid to Network Intrusion Detection System (NIDS), which detects hackers' attacks on network and handles them properly However, the performance of current intrusion detection system cannot catch the increasing rate of the Internet speed because most of the NIDSs are implemented by software. In this paper, we propose a new high performance network intrusion using Network Processor. To achieve fast packet processing and dynamic adaptation of intrusion patterns that are continuously added, a new high performance network intrusion detection system using Intel's network processor, IXP1200, is proposed. Unlike traditional intrusion detection engines, which have been implemented by either software or hardware so far, we design an optimized architecture and algorithms, exploiting the features of network processor. In addition, for more efficient detection engine scheduling, we proposed task allocation methods on multi-processing processors. Through implementation and performance evaluation, we show the proprieties of the proposed approach.

• Journal of KIISE:Computer Systems and Theory
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• v.27 no.4
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• pp.401-407
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• 2000

Modern microprocessors exploit instruction-level parallel processing to increase the performance. Especially VLIW processors supported by the parallelizing compiler are used more and more in specific applications such as high-end DSP and graphic processing. Bus-based VLIW architecture was proposed for these specific applications and it was designed to reduce the overhead of forwarding unit and the instruction width. In this paper, a optimizing scheduling compiler developed for the proposed bus-based VLIW processor is introduced. First, the method to model interconnections between buses and resource usage patterns is described. Then, on the basis of the modeling, machine-dependent optimization techniques such as bus-to-register promotion, copy coalescing and operand substitution were implemented. Optimization techniques for general-purpose VLIW microprocessors such as selective scheduling and enhanced pipelining scheduling(EPS) were also implemented. The experiment result shows about 20% performance gain for multimedia application benchmarks.

• Proceedings of the Korea Information Processing Society Conference
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• 2009.11a
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• pp.183-184
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• 2009

과학용 어플리케이션을 주로 사용하는 고성능 컴퓨팅 시장에서 연산 요구량이 증가하면서 연산 가속 기술에 대한 관심이 높아지고 있다. 컴퓨터 연산 가속의 대안으로 재설정가능반도체(FPGA)나 주문형 반도체(ASIC) 등의 전용 칩을 사용하거나 Cell 프로세서와 같이 비디오 게임용으로 개발된 게임 프로세서(Game Processor)를 과학 어플리케이션에 이용하려는 노력이 대두되고 있다. 이에 본 논문에서는 ASIC 프로세서를 이용한 대표적인 가속 프로세서인 Clearspeed Advanced e620을 대상으로 성능을 분석하고 그 타당성을 검토하였다.

• JOURNAL OF ELECTRICAL WORLD
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• no.11 s.95
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• pp.78-83
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• 1984

보호계전기의 고성능$\cdot$고기능화, 신뢰성과 보존성의 향상, 그리고 경제성의 향상, 소형화, 표준화 등의 목적으로서, 마이크로프로세서를 사용한 각종의 디지털형계전기(이상 디지털릴레이라고 말함)의 개발이 급속으로 진전되어 필드시험에 의한 실용화의 검증도 종료하여 일부에서는 이미 실용기가 운전되는 시대가 되었다. 여기서는 디지털릴레이의 주요한 동작원리와 구체구성에 대해 기술하기로 한다.

• The Journal of the Institute of Internet, Broadcasting and Communication
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• v.13 no.1
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• pp.163-169
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• 2013

Recently, the importance of embedded system is growing rapidly. In-order to satisfy the real-time constraints of the system, high performance embedded processor is required. Therefore, as in general purpose computer systems, embedded processor should be designed as multicore architecture as well. Using MiBench benchmarks as input, the trace-driven simulation has been performed and analyzed for the 2-core to 16-core embedded processor architectures with different types of cores from simple RISC to in-order and out-of-order superscalar processors, extensively. As a result, the achievable performance is as high as 23 times over the single core embedded RISC processor.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.20 no.1
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• pp.123-130
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• 2016

In this paper, a high-performance arithmetic unit which can efficiently accelerate a number of algorithms for multimedia application was designed. The 3-stage pipelined arithmetic unit can execute 38 operations for complex and fixed-point data by using efficient configuration for four 16-bit by 16-bit multipliers, new sign extension method for carry-save data, and correction constant scheme to eliminate sign-extension in compression operation of multiple partial multiplication results. The arithmetic unit has about 300-MHz operating frequency and about 37,000 gates on 45nm CMOS technology and its estimated performance is 300 MCOPS(Million Complex Operations Per Second). Because the arithmetic unit has high processing rate and supports a number of operations dedicated to various applications, it can be efficiently applicable to multimedia processors.