• The Journal of Korean Institute of Communications and Information Sciences
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• v.28 no.4B
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• pp.339-350
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• 2003

The demands of network users emphasize the improvement and guarantee of service quality as well as the increment of bandwidth. As a result, high performance and additional new functions are important features to build network equipments, especially and edge router. For this structure, network processors with high performance and flexibility are considered as a main part of a packet forwarding module. In this paper, we design and edge MPLS router with a network processor, which supports high performance and multi-functionalities and examine its advantage and limitation.

• Proceedings of the Korea Information Processing Society Conference
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• 2005.05a
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• pp.1553-1556
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• 2005

유럽에서는 위성에 탑재할 고성능 탑재컴퓨터로 MCM-ERC32 보드를 개발하여 사용하고 있다. 이에 한국항공우주연구원에서는 향후 개발되는 저궤도 관측위성에 사용할 고성능 탑재컴퓨터로 MCM-ERC32 를 적용할 예정이다. 현재까지 한국항공우주연구원에서 개발된 저궤도 관측위성은 Intel 계열의 CPU 를 탑재한 컴퓨터를 사용하였으며, MCM-ERC32 에 대한 개발기술은 전무한 상태이다. 따라서, MCM-ERC32 로의 탑재컴퓨터 변경은 전체적인 시스템의 재설계가 요구되며, 이를 이용한 탑재소프트웨어의 개발에도 많은 영향을 미치게 된다. 본 논문에서는 MCM-ERC32 를 이용한 새로운 탑재컴퓨터 시스템에 적용 가능한 탑재소프트웨어 개발을 위해 ERC32 프로세서의 Integer Unit 의 고유한 기능에 대해 소개한다.

• Proceedings of the Korean Information Science Society Conference
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• 1999.10c
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• pp.9-11
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• 1999

3차원 그래픽 랜더링 파이프라인(3D Graphics Rendering Pipeline)은 크게 지오메트리 프로세싱(Geometry Processing)과 레스터라이제이션(Rasterization)으로 구성되어 있다. 본 논문에서는 래스터라이저와 프레임버퍼사이의 대역폭으로 인한 병목점을 분석하고, 그 한계를 극복해 낼 수 있도록 프로세서 메모리 집적구조를 이용하여 랜더링 시스템을 설계, 성능 분석한다. 프레임버퍼의 집적으로 인한 메모리 대역폭을 이용하기 위해, 각 픽셀 처리에 필요한 로직을 포함하는 SIMD 타입의 픽셀 처리 프로세서가 메모리 어레이와 밀결합(tightly coupled)된다. 제안하는 구조는 래스터라이저 로직과 프레임 버퍼가 단일 칩으로 구성되었고, 텍스쳐 매핑, 범프 매핑, 안티알리아싱, 깊이 버퍼를 지원하며 초당 5백만 이상의 삼각형을 처리할 수 있는 고성능 랜더링 시스템이다.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.27 no.4C
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• pp.388-397
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• 2002

We designed a SIMD-DSP/FPU that can efficiently improve multimedia processing performance when integrated into high-performance embedded microprocessors. We proposed partitioned architectures and new schemes for several functional units to reduce chip area. Sharing functional units reduces the area of FPU significantly. The proposed architecture is modeled in HDL and synthesized with a 0.35$\mu\textrm{m}$ standard cell library. The chip area is estimated to be about 100,000 equivalent gates. The designed unit can run at higher than 50MHz clock frequency of CPU core under the worst-case operating conditions.

• IEMEK Journal of Embedded Systems and Applications
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• v.6 no.2
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• pp.100-107
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• 2011

As the use of mobile multimedia devices is increasing in the recent year, the needs for high-performance multimedia processors are increasing. In this regard, we propose a SIMD (Single Instruction Multiple Data) based parallel processor that supports high-performance multimedia applications with low energy consumption. The proposed parallel processor consists of 16 processing elements(PEs) and operates on a 3-stage pipelining. Experimental results for the JPEG encoding algorithm indicate that the proposed parallel processor outperforms conventional parallel processors in terms of performance and energy efficiency. In addition, the proposed parallel processor architecture was developed and verified with verilog HDL and a FPGA prototype system.

• Proceedings of the Korean Information Science Society Conference
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• 2005.11a
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• pp.475-477
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• 2005

국내에서 개발된 저궤도 관측위성에는 인텔계열의 프로세서가 사용되어 졌다. 인텔계열의 프로세서를 이용한 임베디드 시스템은 다양하고 상세한 기술문서들이 많이 제공될 수 있고 국내에도 관련된 기술 습득이 이루어져 있다는 장점이 있다. 그러나 프로세서에 대한 새로운 기술의 개발 및 적용이 단기간에 이루어지기 때문에 이를 이용한 시스템 개발에 계속적으로 개발비용 부담이 가중되고 선진국의 첨단기술 유출 방지를 위한 여러 규제들로 인해 인텔 계열의 프로세서를 사용한 위성용 임베디드 시스템 개발에 걸림돌이 되고 있다. 이러한 문제점들을 해결하기 위해 차세대 위성에 사용 가능한 탑재컴퓨터에 대한 조사 및 기술분석을 수행하였으며, 유럽에서 자체적으로 개발하여 위성용 탑재컴퓨터로 사용하고 있는 MCM-ERC52가 차세대 위성개발에 적합한 것으로 판단되었다. MCM-ERC32는 SPARC v.7을 기반으로 한 ERC32SC 프로세서를 이용한 탑재컴퓨터 보드로 향후 위성에 요구되는 다양한 기능들을 수행하기에 충분한 고성능 탑재컴퓨터이다. 국내에서는 MCM-ERC32를 이용한 개발 경험이 전무한 상황이며, 관련된 기술자료도 충분하지 않은 실정이다. 이에 따라 MCM-ERC32에 적합한 저궤도 위성용 탑재소프트웨어 개발을 위한 연구가 진행되고 있으며. 본 논문에서는 MCM-ERC32를 이용한 탑재소프트웨어 개발에 필요한 특징적인 ERC32 프로세서의 개념과 기능에 대해 소개하고자 한다.

• The Magazine of the IEIE
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• v.40 no.9
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• pp.34-41
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• 2013

• The KIPS Transactions:PartA
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• v.14A no.1 s.105
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• pp.55-62
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• 2007

Uptime of embedded processors for mobile devices are dependent on battery consumption. Especially the large portion of power consumption is known to be due to cache management in embedded processors. This paper proposes an energy efficient data cache structure for high performance embedded processors. High performance prefetching data cache issues prefetching instructions before issuing demand-fetch instructions based on reference predictions. These prefetching instruction bring reduction on memory delay by improving cache hit ratio, but on the other hand those increase energy consumption in proportion to the number of prefetching instructions. In this paper, we adopt tag history table on prefetching data cache for reducing energy consumption by minimizing parallel tag comparison. Experimental results show the proposed data cache improves performance on energy consumption as well as memory delay.

• Journal of the Korea Society of Computer and Information
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• v.10 no.2 s.34
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• pp.87-95
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• 2005

value prediction in high performance micro processors is a technique that exploits Instruction Level Parallelism(ILP) by predicting the outcome of an instruction and by breaking and executing true data dependences. In this paper, the mean Performance improvements by predictor according to a point of time for update of each table as well as prediction accuracy and Prediction rate are measured and assessed by comparison and analysis of value predictor that issues in parallel and run by predicting value, which is for Performance improvements of ILP in micro Processor. For the verification of its validity the SPECint95 benchmark through the simulation is compared by making use of execution driven system.

• Bulletin of the Korean Space Science Society
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• 2009.10a
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• pp.46.1-46.1
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• 2009

현재 개발 중인 탑재컴퓨터의 메인 프로세서는 MCMERC32SC를 사용하고 있으며, 탑재소프트웨어를 개발하기 위하여 Gaisler Reserach사에서 개발된 소프트웨어 기반의 TSIM-ERC32 에뮬레이터를 이용하여 실시간 위성 시뮬레이터를 개발되어 탑재소프트웨어 개발 및 검증에 사용하였다. 차세대 저궤도 위성 탑재 컴퓨터의 메인 프로세서는 현재 LEON2/3이 사용되고 있으며, LEON2/3 프로세서를 모사해주는 소프트웨어 기반의 에뮬레이터의 경우 LEON2/3의 높은 성능 때문에 실시간 성능을 만족시키지 못하는 문제를 가지고 있다. 현재 ESA에서는 이 문제를 해결하기 위하여 하드웨어 기반의 프로세서 에뮬레이터를 개발/사용하고 있으며, 또 다른 방식으로 기존 프로세서 에뮬레이터가 interpretation방식을 사용한 반면 dynamic translation방식의 에뮬레이터를 개발하여 5~10배 이상의 성능 향상을 통해 실시간 성능을 만족시키고 있다. 이 논문에서는 현재 사용 중인 ERC32 프로세서를 dynamic translation emulation 기법을 사용하여 프로세서 에뮬레이터 개발 방법과 현재 상황에 대해서 설명하며, 추후 LEON2/3를 위한 에뮬레이터 개발의 가능성에 대해서 설명한다.