• Journal of the Institute of Electronics Engineers of Korea SD
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• v.38 no.4
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• pp.24-24
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• 2001

빠른 반도체 기술의 발전으로 인하여 VLSI 회로의 복잡도는 크게 증가하고 있다. 그래서 복잡한 회로를 테스팅하는 것은 아주 어려운 문제로 대두되고 있다. 또한 집적회로의 증가된 집적도로 인하여 여러 가지 형태의 고장이 발생하게 됨으로써 테스팅은 더욱 중요한 문제로 대두되고 있다. 이제까지 일반적으로 지연 고장 테스팅에 대한 신뢰도는 가정된 고장의 개수에 대한 검출된 고장의 개수로 표현되는 전통적인 고장 검출율로서 평가되었다. 그러나 기존의 교장 검출율은 고장 존재의 유무만을 고려한 것으로써 실제의 지연 고장 테스팅에 대한 신뢰도와는 거리가 있다. 지연 고장 테스팅은 고착 고장과는 달리 경로의 진행 지연과 지연 결함 크기 그리고 시스템 동작 클럭 주기에 의존하기 때문이다. 본 논문은 테스트 중인 경로의 진행 지연과 지연 결함 크기를 고려한 새로운 고장 검출율 메트릭으로서지연 결함 고장 검출율(delay defect fault coverage)을 제안하였으며, 지연 결함 고장 검출율과 결함 수준(defect level)과의 관계를 분석하였다

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.38 no.4
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• pp.266-276
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• 2001

Due to the rapid development of semiconductor technology, the complexity of VLSI circuits has heavily increased. With the increased densities of integrated circuits, several different types of faults can occur Thus, testing such circuits is becoming a sever problem. Delay testing can detect system timing failures caused by delay faults. However, the conventional delay fault coverage in terms of the number of detected faults may not be an effective measure of delay testing because, unlike a stuck-at-faults, the impact of a delay fault is dependent on its delay defect size rather than on its existence. Thus, the effectiveness of delay testing is dependent on the propagation delay of the path to be tested, the delay defect size, and the system clock interval. This paper proposes a new delay defect fault coverage that considers both propagation delay of the path to be tested and additional delay defect size. And the relationship between delay defect fault coverage and defect level is analyzed.

• Proceedings of the IEEK Conference
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• 2001.06e
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• pp.55-58
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• 2001

본 논문에서는 해석적인 모델에 기초한 고장 검출 기법의 하나인 fault detection filter를 적용한 고장 검출 알고리듬을 개발하고 이를 적용하여 고장검출 필터의 유효성을 보이고자 한다. Fault detection filter는 특수한 형태의 observer로써 특정한 고장의 발생시 잔차가 출력 공간에서 일정한 방향을 유지함으로써 고장 개소의 판별이 가능하다. 이에 본 논문에서는 fault detection filter에 기초한 고장 감지 시스템을 적용하기 위한 다이나믹 시스템 모델링과 고장감지 시스템의 설계과정 및 이를 적용 모의시험 결과를 수록하였다. 결과를 통하여 fault detection filter가 갖는 방향성에 대한 sensitivity 효과를 고장 감지 목적에 유효하게 적용할 수 있음을 보였다.

• Journal of IKEEE
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• v.25 no.2
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• pp.330-336
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• 2021

A typical way to reduce the number of hardware redundancy configurations is to implement them as analytical techniques for detecting, identifying and accepting failures with micro-controller. In this paper, one of the analytical techniques, the fault detection filter, is applied to aircraft turbofan engine system. The fault detection filter is a special type of observer that has the advantage of being able to determine the location of failures by maintaining a constant direction in the output space in the event of a particular failure. We present a single input/output dynamic system modeling of air turbine system in turbofan engine, a fault detection filter design, and simulation results applying it. Simulation results show that fault detection can be effectively applied as a sensitivity effect to the directionality of the detection filter.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.25 no.12A
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• pp.1904-1911
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• 2000

IDDQ 테스팅은 CMOS에서 발생 빈도가 가장 높은 합선고장을 효과적으로 검출할 수 있는 기법이다. 본 논문에서는 테스트 대상 회로의 게이트간에 발생 가능한 모든 단락을 고려하여, 이러한 결함을 효과적으로 검출하기 위한 테스트 패턴 생성기와 고장 시뮬레이터를 구현하였다. 구현된 테스트 패턴 생성기와 고장 시뮬레이터는 O(n2)의 복잡도를 가지는 합선고장을 효과적으로 표현하기 위한 기법과 제안된 테스트 패턴 생성 알고리즘 및 고장 collapsing 알고리즘을 이용하여 빠른 고장 시뮬레이션 수행시간과 높은 고장 검출률을 유지하면서 적은 수의 테스트 패턴의 생성이 가능하다. ISCAS 벤치마크 회로에 대한 실험을 통하여 기존의 다른 방식보다 성능이 우수함을 보여주었다.

• Journal of the Korean Institute of Telematics and Electronics S
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• v.36S no.3
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• pp.27-35
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• 1999

소프트웨어의 결함 검출율(FER : Fault Exposure Ratio)은 소프트웨어에 대한 시험의 효율성과 고장 당결함 발생율(per fault hazard rate)을 제어하는데 매우 중요한 요소이다. 특히 시험이 불규칙적으로 수행될 때 고장 발견은 더욱 어려워진다. 시험이 종료되는 단계에서 소프트웨어 결함 검출율이 낮은 경우는 시험의 유효성을 기대하기 어렵기 때문이다 일반적으로 결함 검출율(K)이 점차 높아지는 시험 종료 단계에서는 Random Test 보다는 강도 높은 실 시험이 수행되기 때문이다. 이런 가정하에 본 논문에서는 TDX 교환 소프트웨어의 결함 검출율을 추정하여 이를 기반으로 한 ATM 소프트웨어의 결함 검출율을 예측하고 또한 소프트웨어 신뢰도가 향상되어 가는 과정에 대해 논했다..

• Transactions of the Korean Society for Noise and Vibration Engineering
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• v.19 no.7
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• pp.726-735
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• 2009

In this paper, we propose an approach to signal model-based fault detection and diagnosis system for induction motors. The current fault detection techniques used in the industry are limit checking techniques, which are simple but cannot predict the types of faults and the initiation of the faults. The system consists of two consecutive processes: fault detection process and fault diagnosis process. In the fault detection process, the system extracts the significant features from sound signals using combination of variance, cross-correlation and wavelet. Consequently, the pattern classification technique is applied to the fault diagnosis process to recognize the system faults based on faulty symptoms. The sounds generated from different kinds of typical motor's faults such as motor unbalance, bearing misalignment and bearing loose are examined. We propose two approaches for fault detection and diagnosis system that are waveletand-variance-based and wavelet-and-crosscorrelation-based approaches. The results of our experiment show more than 95 and 78 percent accuracy for fault classification, respectively.

• Proceedings of the KIPE Conference
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• 2014.07a
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• pp.518-519
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• 2014

선형 유도 전동기 구동 인버터의 스위치 결함에 대한 신뢰성 향상을 위해, 실제 온라인 기반의 고장 및 고장점 검출에 대한 연구가 활발하다. 인버터에서 스위치 고장이 발생하면, 일반적으로 전압, 전류에 고조파가 발생되고 토크의 리플이 증가하게 된다. 또한, 인버터 스위치 고장의 경우 과전류가 발생하며 다른 전자 부품에 2차 피해를 일으킬 수 있다. 본 논문에서는 센서를 통해 얻은 전류의 정보를 이용하여 고장 및 고장 스위치를 검출하는 알고리즘을 제안한다. 한 개 또는 두 개의 스위치 고장을 4개의 faulty group으로 구별하여 고장 검출이 이루어지며 제안된 알고리즘을 입증하기 위해 Matlab-Simulink을 이용한 시뮬레이션 결과와 실험 결과가 제시된다.

• Journal of the Korean Society for Aeronautical & Space Sciences
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• v.39 no.2
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• pp.144-152
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• 2011

This paper presents a new scheme for fault detection and isolation in the satellite system. The purpose of this paper is to develop a fault detection, isolation and diagnosis algorithm based on the bank of interacting multiple model (IMM) filter for both total and partial faults in a satellite attitude control system (ACS). In this paper, IMM are utilized for detection and diagnosis of anticipated actuator faults in a satellite ACS. Other fault detection, isolation (FDI) schemes using conventional IMM are compared with the proposed FDI scheme. The FDI procedure is developed in two stages. In the first stage, 11 EKFs actuator fault models are designed to detect wherever actuator faults occur. In the second stage of the FDI scheme, two filters are designed to identify the fault type which is either the total or partial fault. An important feature of the proposed FDI scheme can decrease fault isolation time and figure out not only fault detection and isolation but also fault type identification.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.38 no.4
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• pp.50-50
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• 2001

IDDQ 테스트는 CMOS VLSI 회로에서 발생 가능한 여러 종류의 물리적 결함을 효율적으로 검출 할 수 있는 테스트 방식이다. 본 논문에서는 CMOS에서 발생 빈도가 가장 높은 합선고장을 효과적으로 검출할 수 있는 IDDQ 테스트 알고리즘을 이용하여 패턴 생성기를 개발하였다. 고려한 합선고장 모델은 회로의 레이아웃 정보에 의존하지 않으며, 내부노드 혹은 외부노드에 한정시킨 합선고장이 아닌 테스트 대상회로의 모든 노드에서 발생 가능한 단락이다. 구현된 테스트 패턴 생성기는 O(n2)의 복잡도를 갖는 합선고장과 전압 테스트 방식에 비해 상대적으로 느린 IDDQ 테스트를 위해서 새롭게 제안한 이웃 조사 알고리즘과 고장 collapsing 알고리즘을 이용하여, 빠른 고장 시뮬레이션 시간과 높은 고장 검출율을 유지하면서 적은 수의 테스트 패턴 생성이 가능하다. ISCAS 벤치마크 회로의 모의실험을 통하여 기존의 다른 방식보다 우수한 성능을 보였다.