• 대한전자공학회논문지SD
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• 제38권4호
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• pp.24-24
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• 2001

빠른 반도체 기술의 발전으로 인하여 VLSI 회로의 복잡도는 크게 증가하고 있다. 그래서 복잡한 회로를 테스팅하는 것은 아주 어려운 문제로 대두되고 있다. 또한 집적회로의 증가된 집적도로 인하여 여러 가지 형태의 고장이 발생하게 됨으로써 테스팅은 더욱 중요한 문제로 대두되고 있다. 이제까지 일반적으로 지연 고장 테스팅에 대한 신뢰도는 가정된 고장의 개수에 대한 검출된 고장의 개수로 표현되는 전통적인 고장 검출율로서 평가되었다. 그러나 기존의 교장 검출율은 고장 존재의 유무만을 고려한 것으로써 실제의 지연 고장 테스팅에 대한 신뢰도와는 거리가 있다. 지연 고장 테스팅은 고착 고장과는 달리 경로의 진행 지연과 지연 결함 크기 그리고 시스템 동작 클럭 주기에 의존하기 때문이다. 본 논문은 테스트 중인 경로의 진행 지연과 지연 결함 크기를 고려한 새로운 고장 검출율 메트릭으로서지연 결함 고장 검출율(delay defect fault coverage)을 제안하였으며, 지연 결함 고장 검출율과 결함 수준(defect level)과의 관계를 분석하였다

• 대한전자공학회논문지SD
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• 제38권4호
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• pp.266-276
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• 2001

빠른 반도체 기술의 발전으로 인하여 VLSI 회로의 복잡도는 크게 증가하고 있다. 그래서 복잡한 회로를 테스팅하는 것은 아주 어려운 문제로 대두되고 있다. 또한 집적회로의 증가된 집적도로 인하여 여러 가지 형태의 고장이 발생하게 됨으로써 테스팅은 더욱 중요한 문제로 대두되고 있다. 이제까지 일반적으로 지연 고장 테스팅에 대한 신뢰도는 가정된 고장의 개수에 대한 검출된 고장의 개수로 표현되는 전통적인 고장 검출율로서 평가되었다. 그러나 기존의 교장 검출율은 고장 존재의 유무만을 고려한 것으로써 실제의 지연 고장 테스팅에 대한 신뢰도와는 거리가 있다. 지연 고장 테스팅은 고착 고장과는 달리 경로의 진행 지연과 지연 결함 크기 그리고 시스템 동작 클럭 주기에 의존하기 때문이다. 본 논문은 테스트 중인 경로의 진행 지연과 지연 결함 크기를 고려한 새로운 고장 검출율 메트릭으로서지연 결함 고장 검출율(delay defect fault coverage)을 제안하였으며, 지연 결함 고장 검출율과 결함 수준(defect level)과의 관계를 분석하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2001년도 하계종합학술대회 논문집(5)
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• pp.55-58
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• 2001

본 논문에서는 해석적인 모델에 기초한 고장 검출 기법의 하나인 fault detection filter를 적용한 고장 검출 알고리듬을 개발하고 이를 적용하여 고장검출 필터의 유효성을 보이고자 한다. Fault detection filter는 특수한 형태의 observer로써 특정한 고장의 발생시 잔차가 출력 공간에서 일정한 방향을 유지함으로써 고장 개소의 판별이 가능하다. 이에 본 논문에서는 fault detection filter에 기초한 고장 감지 시스템을 적용하기 위한 다이나믹 시스템 모델링과 고장감지 시스템의 설계과정 및 이를 적용 모의시험 결과를 수록하였다. 결과를 통하여 fault detection filter가 갖는 방향성에 대한 sensitivity 효과를 고장 감지 목적에 유효하게 적용할 수 있음을 보였다.

• 전기전자학회논문지
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• 제25권2호
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• pp.330-336
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• 2021

하드웨어 이중화 구성 수를 줄이는 대표적인 방법은 마이크로컨트롤러로 고장을 검출, 식별 및 수용을 위한 해석적 기법으로 구현하는 것이다. 본 논문에서는 해석적 기법 중 하나인 고장 검출 필터를 항공기 터보팬 엔진 시스템에 적용하였다. 고장 검출 필터는 특수한 형태의 관측기로써 특정한 고장 발생시 잔차가 출력 공간에서 일정한 방향을 유지함으로써 고장의 위치 판별이 가능한 장점이 있다. 이에 본 논문에서는 터보팬 엔진 내 공기 터빈 시스템의 단일 입출력 동적 시스템 모델링, 고장 검출 필터 설계 및 이를 적용한 모의실험 결과를 나타내었다. 모의실험 결과를 통해 고장 검출 필터가 갖는 방향성에 대한 민감성 효과로 고장 검출이 유효하게 적용될 수 있음을 보였다.

• 한국통신학회논문지
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• 제25권12A호
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• pp.1904-1911
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• 2000

IDDQ 테스팅은 CMOS에서 발생 빈도가 가장 높은 합선고장을 효과적으로 검출할 수 있는 기법이다. 본 논문에서는 테스트 대상 회로의 게이트간에 발생 가능한 모든 단락을 고려하여, 이러한 결함을 효과적으로 검출하기 위한 테스트 패턴 생성기와 고장 시뮬레이터를 구현하였다. 구현된 테스트 패턴 생성기와 고장 시뮬레이터는 O(n2)의 복잡도를 가지는 합선고장을 효과적으로 표현하기 위한 기법과 제안된 테스트 패턴 생성 알고리즘 및 고장 collapsing 알고리즘을 이용하여 빠른 고장 시뮬레이션 수행시간과 높은 고장 검출률을 유지하면서 적은 수의 테스트 패턴의 생성이 가능하다. ISCAS 벤치마크 회로에 대한 실험을 통하여 기존의 다른 방식보다 성능이 우수함을 보여주었다.

• 전자공학회논문지S
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• 제36S권3호
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• pp.27-35
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• 1999

소프트웨어의 결함 검출율(FER : Fault Exposure Ratio)은 소프트웨어에 대한 시험의 효율성과 고장 당결함 발생율(per fault hazard rate)을 제어하는데 매우 중요한 요소이다. 특히 시험이 불규칙적으로 수행될 때 고장 발견은 더욱 어려워진다. 시험이 종료되는 단계에서 소프트웨어 결함 검출율이 낮은 경우는 시험의 유효성을 기대하기 어렵기 때문이다 일반적으로 결함 검출율(K)이 점차 높아지는 시험 종료 단계에서는 Random Test 보다는 강도 높은 실 시험이 수행되기 때문이다. 이런 가정하에 본 논문에서는 TDX 교환 소프트웨어의 결함 검출율을 추정하여 이를 기반으로 한 ATM 소프트웨어의 결함 검출율을 예측하고 또한 소프트웨어 신뢰도가 향상되어 가는 과정에 대해 논했다..

• 한국소음진동공학회논문집
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• 제19권7호
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• pp.726-735
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• 2009

이 논문에서는 신호 모델에 기반하여 유도전동기의 고장 검출 및 고장 진단을 위한 새로운 시스템을 제안한다. 산업현장에 적용하는 기존의 제품들은 신호가 문턱치를 넘어면 고장을 검출하는 단순한 알고리듬을 가지고 있어 고장의 유형이나 고장을 예측하는데 문제가 있다. 이 논문에서는 이러한 문제들을 해결하기 위한 시스템을 제안한다. 이 시스템은 고장 검출 과정과 고장 진단 과정으로 구성되며, 고장 검출 과정은 기계 신호음들이 웨이블렛 필터뱅크를 통과한 후 웨이블렛 계수들의 분산과 상관도를 분석하여 고장을 검출한다. 고장 진단 과정은 패턴분류기술을 적용하여 고장의 유형을 진단하게 된다. 대표적인 유도전동기 고장 유형들로서는 불평형, 미스얼라이먼트, 그리고 베어링 루스 등이 있으며, 이러한 유형들은 제안하는 시스템에서 분석되고 진단을 받게 된다. 제안하는 시스템에 적용한 결과 상관도를 이용한 방법은 78 %, 분산을 이용한 방법은 95 % 이상의 고장진단율을 보이는 우수한 결과를 나타내었다.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2014년도 전력전자학술대회 논문집
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• pp.518-519
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• 2014

선형 유도 전동기 구동 인버터의 스위치 결함에 대한 신뢰성 향상을 위해, 실제 온라인 기반의 고장 및 고장점 검출에 대한 연구가 활발하다. 인버터에서 스위치 고장이 발생하면, 일반적으로 전압, 전류에 고조파가 발생되고 토크의 리플이 증가하게 된다. 또한, 인버터 스위치 고장의 경우 과전류가 발생하며 다른 전자 부품에 2차 피해를 일으킬 수 있다. 본 논문에서는 센서를 통해 얻은 전류의 정보를 이용하여 고장 및 고장 스위치를 검출하는 알고리즘을 제안한다. 한 개 또는 두 개의 스위치 고장을 4개의 faulty group으로 구별하여 고장 검출이 이루어지며 제안된 알고리즘을 입증하기 위해 Matlab-Simulink을 이용한 시뮬레이션 결과와 실험 결과가 제시된다.

• 한국항공우주학회지
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• 제39권2호
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• pp.144-152
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• 2011

본 논문에서는 인공위성 자세제어 시스템의 고장 검출 기법을 제시하였다. 논문에서는 상호간섭 다중모델을 기반으로 벌점을 이용하여 인공위성 자세 시스템 중 구동기의 완전 고장과 구동력 저하 고장을 검출하였다. 제안한 고장 검출 기법은 2단계로 구분되는데, 먼저 11개의 구동기 고장 관련 모델을 구성하여 구동기 고장 검출을 수행한 후, 구동기의 고장이 검출되면 구동기의 고장 특성에 관련된 하위 모델을 생성하여 실제 발생한 고장이 완전 고장인지 구동력 저하 고장인지를 구분하게 된다. 또한 기존에 제안된 상호간섭 다중모델을 이용한 고장 검출 기법과 비교한 결과, 본 논문에서는 병렬로 구성되었던 고장 모델들을 2단계로 구성하고 각 단계별로 차등화된 벌점을 이용함으로써 구동기 고장 검출 시간을 줄였을 뿐만 아니라, 고장의 특성까지 빠르게 구분할 수 있는 장점이 있음을 확인 하였다.

• 대한전자공학회논문지SD
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• 제38권4호
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• pp.50-50
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• 2001

IDDQ 테스트는 CMOS VLSI 회로에서 발생 가능한 여러 종류의 물리적 결함을 효율적으로 검출 할 수 있는 테스트 방식이다. 본 논문에서는 CMOS에서 발생 빈도가 가장 높은 합선고장을 효과적으로 검출할 수 있는 IDDQ 테스트 알고리즘을 이용하여 패턴 생성기를 개발하였다. 고려한 합선고장 모델은 회로의 레이아웃 정보에 의존하지 않으며, 내부노드 혹은 외부노드에 한정시킨 합선고장이 아닌 테스트 대상회로의 모든 노드에서 발생 가능한 단락이다. 구현된 테스트 패턴 생성기는 O(n2)의 복잡도를 갖는 합선고장과 전압 테스트 방식에 비해 상대적으로 느린 IDDQ 테스트를 위해서 새롭게 제안한 이웃 조사 알고리즘과 고장 collapsing 알고리즘을 이용하여, 빠른 고장 시뮬레이션 시간과 높은 고장 검출율을 유지하면서 적은 수의 테스트 패턴 생성이 가능하다. ISCAS 벤치마크 회로의 모의실험을 통하여 기존의 다른 방식보다 우수한 성능을 보였다.