• Proceedings of the Korean Society Of Semiconductor Equipment Technology
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• 2005.09a
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• pp.83-88
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• 2005

유기 절연층을 갖는 유기 박막트랜지스터 (organic TFT)를 제작하여 소자 성능을 조사하였다. 유기 절연층의 형성에서는 polyvinyl 계열의 PVP(poly-4-vinylphenol)와 PVT(polyvinyltoluene)를 용질로, PGMEA (propylene glycol mononethyl ether acetate)를 용매로 사용하였다. 또한, 열경화성 수지인 poly(melamine-co-formaldehyde)를 경화제로 사용하여 유기 절연층의 cross-link 를 시도하였다. MIM 구조로 유기 절연층의 특정을 측정한 결과, PVT는 PVP에 비해 절연 특성이 떨어지는 경향을 보였다. 게이트 절연막의 제작에서 PVP를 cobpolymer 방식과 cross-linked 방식으로 실험 해 본 결과, cross-link 방식에서 낮은 누설전류 특성을 나타내었다. OTFT 제작에서는 PVP를 용질로, poly(melanine-co-formaldehyde)를 경화제로 사용한 cross-linked PVP 를 게이트 절연막으로 이용하였다. PVP copolymer($20\;wt\%$)에 $10\;wt\%$ poly(melamine- co-formaldehyde)를 혼합한 cross-linked PVP 를 게이트 절연막으로 사용하여 top contact 구조의 OTFT를 제작한 결과 약 $0.23\;cm^2/Vs$의 정공 이동도와 약 $0.4{\times}10^4$의 평균 전류점멸비를 나타내었다.

• Proceedings of the Korean Vacuum Society Conference
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• 2010.02a
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• pp.146-146
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• 2010

일반적인 MOSFET (Metal-Oxide-Semiconductor-Field-Effect-Transistor)은 소스와 드레인의 형성을 위해서 불순물을 주입하고 고온의 열처리 과정을 거치게 된다. 이러한 고온의 열처리 과정 때문에 녹는점이 낮은 메탈게이트와 게이트 절연막으로의 high-k 물질의 사용에 제한을 받게된다. 이와 같은 문제점을 보완하기 위해서 소스와 드레인 영역에 불순물 주입공정 대신에 금속접합을 이용한 Schottky Barrier Tunnel Transistor (SBTT)가 제안되었다. SBTT는 $500^{\circ}C$ 이하의 저온에서 불순물 도핑없이 소스와 드레인의 형성이 가능하며 실리콘에 비해서 수십~수백배 낮은 면저항을 가지며, 단채널 효과를 효율적으로 제어할 수 있는 장점이 있다. 또한 고온공정에 치명적인 단점을 가지고 있는 high-k 물질의 적용 또한 가능케한다. 본 연구에서는 p-type SOI (Silicon-On-Insulator) 기판을 이용하여 Pt-silicide 소스와 드레인을 형성하고 전기적인 특성을 분석하였다. 또한 본 연구에서는 기존의 sidewall을 사용하지 않는 새로운 구조를 적용하여 메탈게이트의 사용을 최적화하였고 게이트 절연막으로써 실리콘 옥사이드를 스퍼터링을 이용하여 증착하였기 때문에 저온공정을 성공적으로 수행할 수 있었다. 이러한 게이트 절연막은 열적으로 형성시키지 않고도 70 mv/dec 대의 우수한 subthreshold swing 특성을 보이는 것을 확인하였고, $10^8$정도의 높은 on/off current ratio를 갖는 것을 확인하였다.

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 2009.11a
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• pp.43-43
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• 2009

Organic TFT(OTFT)에서 중요시되는 게이트 절연막을 개선 하고자 본 연구에서는 게이트 절연막에 대한 전기적 분석을 하였다.OTFT의 절연막으로 널리 연구되고 있는 PVP를 포함한 다른 2개의 polymer, PMMA, PVA에 OTS 코팅을 하였다. MIM구조의, OTS 코팅이 되지 않은 각 polymer가 증착된 그룹과 OTS 코팅을 한 polymer그룹에 대하여 전기적 및 표면특성을 비교 분석하였다. 그 결과, 모든 polymer의 표면특성이 향상되었으나, 전기적인 특성에 대한 향상 정도는 polymer 마다 차이를 보였다. 특히, PMMA는 OTS와 정확성이 좋지 않아 증착된 절연막 전체가 분리가 되어 전기적 특성에 대해서는 불안정한 결과를 보였으며, OTS가 코팅된 다른 폴리머, PVP, PVA에서는 표면특성의 향상과 더불어 향상된 전기적 특성을 얻을 수 있었다.

• Proceedings of the Korean Vacuum Society Conference
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• 2010.08a
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• pp.186-186
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• 2010

소자의 축소화에 따라 floating gate 형의 flash 메모리 소자는 얇은 게이트 절연막 등의 이유로, 이웃 셀 간의 커플링 및 게이트 누설 전류와 같은 문제점을 지니고 있다. 이러한 문제점을 극복하기 위해 charge trap flash 메모리 (CTF) 소자가 연구되고 있지만, CTF 메모리 소자는 쓰기/지우기 속도와 데이터 보존 성능간의 trade-off 관계와 같은 문제점을 지니고 있다. 최근, 이를 극복하기 위한 방안으로, 다른 유전율을 갖는 유전체들을 적층시킨 터널 절연막을 이용한 Tunnel Barrier Engineered (TBE) 기술이 주목 받고 있다. 따라서, 본 논문에서는 TBE 기술을 적용한 MIS-capacitor를 높은 유전율을 가지는 Al2O3와 HfO2를 이용하여 제작하였다. 이를 위해 먼저 Si 기판 위에 Al2O3 /HfO2 /Al2O3 (AHA)를 Atomic Layer Deposition (ALD) 방법으로 약 2/1/3 nm의 두께를 가지도록 증착 하였고, Aluminum을 150 nm 증착 하여 게이트 전극으로 이용하였다. Capacitance-Voltage와 Current-Voltage 특성을 측정, 분석함으로써, AHA 구조를 가지는 터널 절연막의 전기적인 특성을 확인 하였다. 또한, high-k 물질을 이용한 터널 절연막을 급속 열처리 공정 (Rapid Thermal Annealing-RTA) 과 H2/N2분위기에서 후속열처리 공정 (Post-RTA)을 통하여 전기적인 특성을 개선 시켰다. 적층된 터널 절연막은 열처리를 통해 터널링 전류의 민감도의 향상과 함께 누설전류가 감소됨으로서 우수한 전기적인 특성이 나타남을 확인하였으며, 적층된 터널 절연막 구조와 적절한 열처리를 이용하여 빠른 쓰기/지우기 속도와 전기적인 특성이 향상된 비휘발성 메모리 소자를 기대할 수 있다.

• Proceedings of the Korean Vacuum Society Conference
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• 2012.02a
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• pp.170-170
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• 2012

최근 주목받고 있는 amorphous InGaZnO (a-IGZO) thin film transistors (TFTs)는 수소가 첨가된 비정질 실리콘 TFT (a-Si;H)에 비해 비정질 상태에서도 높은 이동도와 뛰어난 전기적, 광학적 특성에 의해 큰 주목을 받고 있다. 또한 넓은 밴드갭에 의해 가시광 영역에서 투명한 특성을 보이고, 플라스틱 기판 위에서 구부러지는 성질에 의해 플랫 패널 디스플레이나 능동 유기 발광 소자 (AM-OLED), 투명 디스플레이에 응용되고 있다. 하지만, 실제 디스플레이가 동작하는 동안 스위칭 TFT는 백라이트 또는 외부에서 들어오는 빛에 지속적으로 노출되게 되고, 이 빛에 의해서 TFT 소자의 신뢰성에 악영향을 끼친다. 또한, 디스플레이가 장시간 동안 동작 하면 내부 온도가 상승하게 되고 이에 따른 온도에 의한 신뢰성 문제도 동시에 고려되어야 한다. 특히, 실제 AM-LCD에서 스위칭 TFT는 양의 게이트 전압보다 음의 게이트 전압에 의해서 약 500 배 가량 더 긴 시간의 스트레스를 받기 때문에 음의 게이트 전압에 대한 신뢰성 평가는 대단히 중요한 이슈이다. 스트레스에 의한 문턱 전압의 변화는 게이트 절연막과 반도체 채널 사이의 계면 또는 게이트 절연막의 벌크 트랩에 의한 것으로 게이트 절연막의 선택에 따라서 신뢰성을 효과적으로 개선시킬 수 있다. 본 연구에서는 적층된 $Si_3N_4/SiO_2$ (NO 구조) 이중층 구조를 게이트 절연막으로 사용하고, 완충층의 역할을 하는 $SiO_2$막의 두께에 따른 소자의 전기적 특성 및 신뢰성을 평가하였다. a-IGZO TFT 소자의 전기적 특성과 신뢰성 평가를 위하여 간단한 구조의 pseudo-MOS field effect transistor (${\Psi}$-MOSFET) 방법을 이용하였다. 제작된 소자의 최적화된 $SiO_2$ 완충층의 두께는 20 nm이고 $12.3cm^2/V{\cdot}s$의 유효 전계 이동도, 148 mV/dec의 subthreshold swing, $4.52{\times}10^{11}cm^{-2}$의 계면 트랩, negative bias illumination stress에서 1.23 V의 문턱 전압 변화율, negative bias temperature illumination stress에서 2.06 V의 문턱 전압 변화율을 보여 뛰어난 전기적, 신뢰성 특성을 확인하였다.

• Proceedings of the Korean Vacuum Society Conference
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• 2010.02a
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• pp.66-66
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• 2010

$SnO_2$ 나노선은 n-type 반도체 특성을 띄며 트랜지스터, 가스 센서, pH 센서 등 여러 분야에 걸쳐 다양하게 사용되고 있다. $SnO_2$ 나노선은 그 자체만으로 시계방향의 전기적 히스테리시스를 보이며 이것은 나노선 표면에 흡착된 물이나 산소가 발생시키는 전자 갇힘 현상이 가장 큰 원인으로 작용한다. 특히 고분자를 게이트 절연막으로 사용할 경우 게이트 절연막의 전기적 히스테리시스가 소자 특성에 영향을 미치게 되며, 고분자 절연막의 히스테리시스는 $SnO_2$ 나노선의 히스테리시스와 반대인 반시계 방향의 특성을 보인다. 고분자 내에서 발생하는 히스테리시스는 고분자 사이에 흡착된 물 분자나 고분자의 높은 극성을 가지는 작용기 등이 원인으로 작용한다. 전기적 히스테리시스는 FET소자를 구동하는데 있어 부적절한 특성으로, 이것의 원인을 이해하는 것은 중요하며 히스테리시스의 방향과 크기를 조절할 수 있는 기술 또한 중요하다. 본 연구에서는 폴리이미드(PMDA-ODA)를 게이트 절연막으로 사용하여 플렉시블 기판을 만들고 그 위에 $SnO_2$ 나노선을 슬라이딩 전이 방식으로 정렬하여 플렉시블 FET를 제작하였다. 제작된 소자는 $0.7cm\;{\times}\;0.7cm$ 넓이 안에 300개의 FET가 존재하며 SEM 이미지를 통해 넓이 $50{\mu}m$, 길이 $5{\mu}m$의 FET채널에 약 150개의 나노선이 연결되어 있는 것을 확인했다. 이 소자의 히스테리시스는 폴리이미드의 교차결합 정도에 따라, 그리고 폴리이미드 절연막을 제작할 때의 습도에 따라 변하게 된다. 교차결합이 많아지고 습도가 낮아질수록 폴리이미드 절연막 내부에 흡착되는 물분자가 줄어들게 되고 절연막의 히스테리시스가 사라지며 시계방향의 나노선 히스테리시스가 지배적이 된다. 반대로 교차결합이 줄어들고 습도가 높아질수록 폴리이미드 절연막 내부에 물분자가 늘어 나면서 시계반대방향의 폴리이미드 히스테리시스가 FET의 전기적 특성에서 눈에 띄게 나타난다. 이 실험을 통해 고분자 절연막을 사용한 $SnO_2$ 나노선 FET의 전기적 히스테리시스를 조절할 수 있었으며, 소자의 히스테리시스를 없앨 수 있는 가능성에 대해서 논하고자 한다.

• Proceedings of the Korean Vacuum Society Conference
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• 2000.02a
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• pp.107-107
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• 2000

최근 반도체 소자의 고집적화 및 대용량화의 경향에 다라 MOSFET 소자 제작에 이동되는 게이트 산화막의 두께가 수 nm 정도까지 점점 얇아지는 추세이고 Giga-DRAM급 차세대 UNSI소자를 제작하기 위해 5nm이하의 게이트 절연막이 요구된다. 이런 절연막의 두께감소는 게이트 정전용량을 증가시켜 트랜지스터의 속도를 빠르게 하며, 동시에 저전압동작을 가능하게 하기 때문에 게이트 산화막의 두께는 MOS공정세대가 진행되어감에 따라 계속 감소할 것이다. 따라서 절연막 두께는 소자의 동작 특성을 결정하는 중요한 요소이므로 이에 대한 정확한 평가 방법의 확보는 공정 control 측면에서 필수적이다. 그러나, 절연막의 두께가 작아지면서 게이트 산화막과 crystalline siliconrksm이 계면효과가 박막의 두께에 심각한 영향을 주기 때문에 정확한 두께 계측이 어렵고 계측방법에 따라서 두께 계측의 차이가 난다. 따라서 차세대 반도체 소자의 개발 및 양산 체계를 확립하기 위해서는 산화막의 두께가 10nm보다 작은 1nm-5nm 수준의 박막 시료에 대한 두께 계측 방법이 확립이 되어야 한다. 따라서, 본 연구에서는 습식 산화 공정으로 제작된 3nm-7nm 의 게이트 절연막을 현재까지 알려진 다양한 두께 평가방법을 비교 연구하였다. 절연막을 MEIS (Medim Energy Ion Scattering), 0.015nm의 고감도를 가지는 SE (Spectroscopic Ellipsometry), XPS, 고분해능 전자현미경 (TEM)을 이용하여 측정 비교하였다. 또한 polysilicon gate를 가지는 MOS capacitor를 제작하여 소자의 Capacitance-Voltage 및 Current-Voltage를 측정하여 절연막 두께를 계산하여 가장 좋은 두께 계측 방법을 찾고자 한다.다. 마이크로스트립 링 공진기는 링의 원주길이가 전자기파 파장길이의 정수배가 되면 공진이 일어나는 구조이다. Fused quartz를 기판으로 하여 증착압력을 변수로 하여 TiO2 박막을 증착하였다. 그리고 그 위에 은 (silver)을 사용하여 링 패턴을 형성하였다. 이와 같이 공진기를 제작하여 network analyzer (HP 8510C)로 마이크로파 대역에서의 공진특서을 측정하였다. 공진특성으로부터 전체 품질계수와 유효유전율, 그리고 TiO2 박막의 품질계수를 얻어내었다. 측정결과 rutile에서 anatase로 박막의 상이 변할수록 유전율은 감소하고 유전손실은 증가하는 결과를 나타내었다.의 성장률이 둔화됨을 볼 수 있다. 또한 Silane 가스량이 적어지는 영역에서는 가스량의 감소에 의해 성장속도가 둔화됨을 볼 수 있다. 또한 Silane 가스량이 적어지는 영역에서는 가스량의 감소에 의해 성장속도가 줄어들어 성장률이 Silane가스량에 의해 지배됨을 볼 수 있다. UV-VIS spectrophotometer에 의한 비정질 SiC 박막의 투과도와 파장과의 관계에 있어 유리를 기판으로 사용했으므로 유리의투과도를 감안했으며, 유리에 대한 상대적인 비율 관계로 투과도를 나타냈었다. 또한 비저질 SiC 박막의 흡수계수는 Ellipsometry에 의해 측정된 Δ과 Ψ값을 이용하여 시뮬레이션한 결과로 비정질 SiC 박막의 두께를 이용하여 구하였다. 또한 Tauc Plot을 통해 박막의 optical band gap을 2.6~3.7eV로 조절할 수 있었다. 20$0^{\circ}C$이상으로 증가시켜도 광투과율은 큰 변화를 나타내지 않았다.부터 전분-지질복합제의 형성 촉진이 시사되었다.이것으로 인하여 호화억제에 의한 노화 방지효과가 기대되었지만 실제로 빵의 노화는 현저히 진행되었다

• Proceedings of the KIEE Conference
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• 2007.07a
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• pp.1279-1280
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• 2007

$Al_{2}O_{3}$ 절연막을 전하포획층으로 이용하여 Top 게이트 ZnO 나노선 전계효과트랜지스터를 제작하였고, 메모리 효과를 관찰하였다. $Al_{2}O_{3}$ 층을 게이트 절연막과 전하포획층으로 사용하였다. 대표적인 Top 게이트 ZnO 나노선 전계효과트랜지스터에 대하여 게이트 전압을 Double sweep 하였을 때의 드레인 전류-게이트 전압 특성이 반시계 방향의 히스테리시스와 문턱전압변화를 나타냈다. 펄스 형태의 게이트 전압을 1초 동안 인가한 후에, 드레인 전류-게이트 전압 특성의 문턱전압 변화가 0.3 V에서 0.8 V로 증가하였다. 이러한 특성은 게이트 전극에서 음전하 캐리어가 음의 게이트 전압에 대하여 $Al_{2}O_{3}$ 층에 충전되고, 양의 게이트 전압에 대하여 방전되는 것을 나타낸다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.40 no.7
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• pp.494-498
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• 2003

In this paper, the plasma treatment on gate surface has been applied prior to deposition of pentacene and the effects on performance were investigated. The Plasma treatment produced the mobility of 0.05$\textrm{cm}^2$/V.sec which is 10 times larger than the non-treated. The resistance was also reduced from 400K$\Omega$ to 50K$\Omega$. In addition, the standard deviation of performance parameters variation was reduced with the plasma exposure time, which implies that plasma treatment makes the gate surface states be uniform across the whole wafer area. The performance parameters were increased with the exposure time up to 5min, after which they degraded again. Therefore, the optimal exposure time was found to be 5min.

• Proceedings of the Korean Vacuum Society Conference
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• 1998.02a
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• pp.90-90
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• 1998

전계 에미터 어레이(FEA)는 진공에서 전계률 인가하여 전극으로부터 전자률 방출시키는 전자원으로서, 마이크로파 소자 및 명판 디스플레이, 센서 둥에 이용된다 .. Transfer Mold 법 은 뾰족한 에미터 립과 게이트 절연막 및 게이트 전극 충올 형성한 후 유리와 같은 기판에 이전 시키는 방법으로, 이러한 방법은 Mold 형태 위에 코탱 충의 두께 조절과, 게이트와 립 높이 조절이 가능하며, 그리고 유리 기판 위에 접착하여 대면적의 평판 디스플레이를 제작 할 수 었다는 장점이 있다[1,2]. 본 연구에서는 일반적으로 사용되는 실리콘 기판올 습식 식 각하여 Mold률 제작하는 방법 대선에, 측벽 스페이스 구조률 이용한 새로운 방법의 Mold 형태률 이용하여 게이트률 가진 에마터 립올 제작하였다. 먼저 실리콘 기판 위에 산화막올 증착하고 그 위에 게이트 전극파 게이트 절연막을 LPCVD 방법으로 증착하여 구명 형태로 패터닝 한 후, BPSG(Boro Phospher Silicate Glass) 박막올 증착하여 고온에서 훌러 내려 뾰족한 형태의 주형(Mold)률 제작한 후 TiN율 증착하여 정전 접합(an여ic bon벼ng)이나 레 진(resine)둥으로 유리률 접합한 후 KOH 용액으로 실리콘 기판옵 뒷면부터 식각해 낸다. 그 다옴, 립과 게이트 위에 있는 절연막올 제거한 후 뾰족한 전계 에미터 어레이륭 제조하 였다. 자세한 제조 공정 및 제작된 에미터 립의 특성은 학회에서 발표될 예정이다.