• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2014.10a
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• pp.745-748
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• 2014

본 연구에서는 비대칭 이중게이트(double gate; DG) MOSFET의 채널길이에 대한 문턱전압이하 스윙의 변화에 대하여 분석하였다. 문턱전압이하 스윙은 트랜지스터의 디지털특성을 결정하는 중요한 요소로서 채널길이가 감소하면 특성이 저하되는 문제가 나타나고 있다. 이러한 문제를 해결하기 위하여 개발된 DGMOSFET의 문턱전압이하 스윙의 채널길이에 대한 변화를 채널두께, 산화막두께, 상하단 게이트 전압 및 도핑농도 등에 따라 조사하고자 한다. 특히 하단 게이트 구조를 상단과 달리 제작할 수 있는 비대칭 DGMOSFET에 대하여 문턱전압이하 스윙을 분석함으로써 하단 게이트 전압 및 하단 산화막 두께 등에 대하여 자세히 관찰하였다. 문턱전압이하 스윙의 해석학적 모델을 구하기 위하여 포아송방정식에서 해석학적 전위분포모델을 유도하였으며 도핑분포함수는 가우스분포함수를 사용하였다. 결과적으로 문턱전압이하 스윙은 상하단 게이트 전압 및 채널도핑농도 그리고 채널의 크기에 매우 민감하게 변화하고 있다는 것을 알 수 있었다.

• Proceedings of the Korean Vacuum Society Conference
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• 2010.02a
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• pp.209-209
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• 2010

단위면적 당 메모리 집적도를 높이기 위해 플래시 기억소자의 크기를 줄일 때, 절연층 두께 감소에 의한 누설 전류의 발생, 단채널 효과 및 협폭 효과와 같은 문제 때문에 소자 크기의 축소가 한계에 도달하고 있다. 이러한 문제점들을 개선하기 위해 본 연구에서는 FinFET구조위에 Oxide-Nitride-Oxide (ONO) 층을 적층하여 2-비트 특성을 갖는 플래시 메모리 소자를 제안하였다. 소자의 작동전압을 크게 줄일 수 있으며 소자의 크기가 작아질 때 일어나는 단채널 효과의 문제점을 해결할 수 있는 FinFET 구조를 가진 기억소자에서 제어게이트를 제어게이트1과 제어게이트2로 나누어 독립적으로 쓰기 및 소거 동작하도록 하였다. 2-비트 동작을 위해 제어 게이트1의 게이트 절연막의 두께를 제어게이트2의 게이트 절연막의 두께보다 더 얇게 함으로써 두 제어게이트 사이의 coupling ratio를 다르게 하였다. 제어게이트1의 트랩층의 두께를 제어게이트2의 트랩층의 두께보다 크게 하여 제어게이트1의 트랩층에 더 많은 양의 전하가 포획될 수 있도록 하였다. 제안한 기억소자가 2-비트 동작하는 것을 확인 하기위하여 2차원 시뮬레이션툴인 MEDICI를 사용하여 제시한 FinFET 구조를 가진 기억소자의 전기적 특성을 시뮬레이션하였다. 시뮬레이션을 통해 얻은 2-비트에 대한 각 상태에서 각 전하 포획 층에 포획된 전하량의 비교를 통해서 coupling ratio 차이와 전하 포획층의 두께 차이로 인해 포획되는 전하량이 달라졌다. 각 상태에서 제어게이트에 읽기 전압을 인가하여 전류-전압 특성 곡선을 얻었으며, 각 상태에서의 문턱전압들이 잘 구분됨을 확인함으로써 제안한 FinFET 구조를 가진 플래시 메모리 소자가 셀 당 2-비트 동작됨을 알 수 있었다.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.3 no.2
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• pp.471-475
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• 1999

The metal plasma-etch damage immunity of nMOSFET with $N{_2}O$ gate oxide is found to be improved comparing to that with regular pure oxide of similar thickness. With increasing the antenna ratio (AR), the characteristics of nMOSFETs with $N{_2}O$ oxide shows tighter initial distribution and smaller degradation under constant field stress, which is explained by the effect of the nitrogen at the substrate $Si/SiO_2$ interface. Also, if $N{_2}O$ gate oxide is used, the maximum allowable size of metal AAR and PAR may be increased to the much larger values. These improvements of nMOSFETs with $N{_2}O$ gate oxide are attributed to the effect of the interface hardness improved by the nitrogen included at the substrate-Si/$N{_2}O$-oxide interface.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.19 no.3
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• pp.575-580
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• 2015

Asymmetric double gate(DG) MOSFET is a novel transistor to be able to reduce the short channel effects. This paper has analyzed a off current for conduction path of asymmetric DGMOSFET. The conduction path is a average distance from top gate the movement of carrier in channel happens, and a factor to change for oxide thickness of asymmetric DGMOSFET to be able to fabricate differently top and bottom gate oxide thickness, and influenced on off current for top gate voltage. As the conduction path is obtained and off current is calculated for top gate voltage, it is analyzed how conduction path influences on off current with parameters of oxide thickness and channel length. The analytical potential distribution of series form is derived from Poisson's equation to obtain off current. As a result, off current is greatly changed for conduction path, and we know threshold voltage and subthreshold swing are changed for this reasons.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.20 no.4
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• pp.805-810
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• 2016

The dependence of drain induced barrier lowering(DIBL) is analyzed for doping concentration in channel of asymmetric double gate(DG) MOSFET. The DIBL, the important short channel effect, is described as lowering of source barrier height by drain voltage. The analytical potential distribution is derived from Poisson's equation to analyze the DIBL, and the DIBL is observed according to top/bottom gate oxide thickness and bottom gate voltage as well as channel doping concentration. As a results, the DIBL is significantly influenced by channel doping concentration. DIBL is significantly increased by doping concentration if channel length becomes under 25 nm. The deviation of DIBL is increasing with increase of oxide thickness. Top and bottom gate oxide thicknesses have relation of an inverse proportion to sustain constant DIBL regardless channel doping concentration. We also know the deviation of DIBL for doping concentration is changed according to bottom gate voltage.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2012.10a
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• pp.835-837
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• 2012

In this paper, we have been analyzed conduction path by device parameter of double gate(DG) structure that have top gate and bottom gate. The Possion equation is used to analytical. The change of conduction path have been investigated for various channel lengths, channel thickness and gate oxide thickness using this model, given that these parameters are very important in design of DGMOSFET. The optimum channel doping concentration is determined as the deviation of conduction path is considered according to channel doping concentration.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.19 no.1
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• pp.156-162
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• 2015

This paper has analyzed how conduction path and electron concentration for the device parameters such as oxide thickness, channel doping, and top and bottom gate voltage influence on subthreshold swing of asymmetric double gate MOSFET. Compared with symmetric and asymmetric double gate MOSFET, asymmetric double gate MOSFET has the advantage that the factors to be able to control the short channel effects increase since top and bottom gate oxide thickness and voltages can be set differently. Therefore the conduction path and electron concentration for top and bottom gate oxide thickness and voltages are investigated, and it is found the optimum conditions that the degradation of subthreshold swing, severe short channel effects, can reduce. To obtain the analytical subthreshold swing, the analytical potential distribution is derived from Possion's equation. As a result, conduction path and electron concentration are greatly changed for device parameters, and subthreshold swing is influenced by conduction path and electron concentration of top and bottom.

• ETRI Journal
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• v.14 no.1
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• pp.40-51
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• 1992

$0.25{\mu} m$ 급 pMOSFET소자를 구현하기 위해, $P^+$ 폴리실리콘을 적용한 pMOS를 제작하였으며, $p^+$ 폴리실리콘 게이트 소자에서 심각하게 문제가 되고 있는 붕소이온 침투현상을 조사하고 붕소이온 침투가 일어나지 않는 최적열처리온도를 조사하였다. 소자제조 공정중 게이트 공정만 전자선 (EBML300)을 이용하여 직접묘사하고 그 이외의 공정은 stepper(gline) 을 사용하는 Mix & Match 방법을 사용하였다. 또한 붕소이온 침투현상을 억제하기 위한 한가지 예로서, 실리콘산화막과 실리콘질화막을 적층한 ONO(Oxide/Nitride/Oxide) 구조를 게이트 유전체로 적용한 소자를 제작하여 그 가능성을 조사하였다. 그 결과 $850^{\circ}C$의 온도와 $N_2$ 분위기에서 30분동안 열처리 하였을 경우, 붕소이온의 침투현상이 일어나지 않음을 SIMS(Secondary Ion Mass Spectrometer) 분석 및 C-V(Capacitance-Voltage) 측정으로 확인할 수 있었으며 그 이상의 온도에서는 붕소이온이 침투되어 flat band전압(Vfb)을 변화시킴을 알았다. 6nm의 얇은 게이트 산화막 및 $0.1{\mu} m$ 이하의 LDD(Lightly Doped Drain) $p^-$의 얇은 접합을 형성함으로써 소자의 채널길이가 $0.2 {\mu} m$까지 짧은 채널효과가 거의 없는 소자제작이 가능하였으며, 전류구동능력은 $0.26\muA$/$\mu$m(L=0.2$\mu$m, V$_DS$=2.5V)이었고, subthreshold 기울기는 89-85mV/dec.를 얻었다. 붕소이온의 침투현상을 억제하기 위한 한가지 방법으로 ONO 유전체를 소자에 적용한 결과, $900^{\circ}C$에서 30분의 열처리조건에서도 붕소이온 침투현상이 일어나지 않음으로 미루어 , $SiO_2$ 게이트 유전체보다 ONO 게이트 유전체가 boron 침투에 대해서 좋은 장벽 역활을 함을 알았다. ONO 게이트 유전체를 적용한 소자의 경우, subthreshold특성은 84mV/dec로서 좋은 turn on,off 특성을 얻었으나, ONO 게이트 유전체는 막자체의 누설전류와 실리콘과 유전체 계면의 고정전하량인 Qss의 양이 공정조건에 따라 변화가 심해서 문턱전압 조절이 어려워 소자적용시 문제가 된다. 최근 바닥 산화막(bottom oxide) 두께가 최적화된 ONO 게이트 유전체에 대하 연구가 활발히 진행됨을 미루어, 바닥 산화막 최적화가 된다면 더 좋은 결과가 예상된다.

• Journal of the Korean Institute of Telematics and Electronics D
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• v.36D no.3
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• pp.34-40
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• 1999

Recently, the gate oxide damage induced by the plasma processes has been one of the most significant reliability issues as the gate oxide thickness falls below 10 nm. The plasma-induced damage was studied with the metal antenna test structures. In addition to the electron trapping, the hole trapping in a 10 nm thick gate oxide due to the plasma-induced charging was observed in the NMOS's with a metal antenna. The hole trapping caused the transconductance (gm) to be reduced like the case of the electron trapping, but to the extent much less than the electron trapping. It would be because the electrical stress that the plasma-induced charging forced to the gate oxide for the devices with the hole trapping was much smaller than for those with the electron trapping. This hypothesis was strongly supported by the measured characteristics of the Fowler-Nordheim current in the gate oxide.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.15 no.7
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• pp.1537-1542
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• 2011

In this paper, the subthreshold characteristics have been analyzed for various oxide thickness of double gate MOSFET(DGMOSFET) using Poisson's equation with nonuniform doping distribution. The DGMOSFET is extensively been studying since it can shrink the short channel effects(SCEs) in nano device. The degradation of subthreshold swing(SS) known as SCEs has been presented using analytical for, of Poisson's equation with nonuniform doping distribution for DGMOSFET. The SS have been analyzed for, change of gate oxide thickness to be the most important structural parameters of DGMOSFET. To verify this potential and transport models of thus analytical Poisson's equation, the results have been compared with those of the numerical Poisson's equation, and subthreshold swing has been analyzed using this models for DGMOSFET.