• 한국진공학회:학술대회논문집
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• 한국진공학회 2009년도 제38회 동계학술대회 초록집
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• pp.209-209
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• 2010

단위면적 당 메모리 집적도를 높이기 위해 플래시 기억소자의 크기를 줄일 때, 절연층 두께 감소에 의한 누설 전류의 발생, 단채널 효과 및 협폭 효과와 같은 문제 때문에 소자 크기의 축소가 한계에 도달하고 있다. 이러한 문제점들을 개선하기 위해 본 연구에서는 FinFET구조위에 Oxide-Nitride-Oxide (ONO) 층을 적층하여 2-비트 특성을 갖는 플래시 메모리 소자를 제안하였다. 소자의 작동전압을 크게 줄일 수 있으며 소자의 크기가 작아질 때 일어나는 단채널 효과의 문제점을 해결할 수 있는 FinFET 구조를 가진 기억소자에서 제어게이트를 제어게이트1과 제어게이트2로 나누어 독립적으로 쓰기 및 소거 동작하도록 하였다. 2-비트 동작을 위해 제어 게이트1의 게이트 절연막의 두께를 제어게이트2의 게이트 절연막의 두께보다 더 얇게 함으로써 두 제어게이트 사이의 coupling ratio를 다르게 하였다. 제어게이트1의 트랩층의 두께를 제어게이트2의 트랩층의 두께보다 크게 하여 제어게이트1의 트랩층에 더 많은 양의 전하가 포획될 수 있도록 하였다. 제안한 기억소자가 2-비트 동작하는 것을 확인 하기위하여 2차원 시뮬레이션툴인 MEDICI를 사용하여 제시한 FinFET 구조를 가진 기억소자의 전기적 특성을 시뮬레이션하였다. 시뮬레이션을 통해 얻은 2-비트에 대한 각 상태에서 각 전하 포획 층에 포획된 전하량의 비교를 통해서 coupling ratio 차이와 전하 포획층의 두께 차이로 인해 포획되는 전하량이 달라졌다. 각 상태에서 제어게이트에 읽기 전압을 인가하여 전류-전압 특성 곡선을 얻었으며, 각 상태에서의 문턱전압들이 잘 구분됨을 확인함으로써 제안한 FinFET 구조를 가진 플래시 메모리 소자가 셀 당 2-비트 동작됨을 알 수 있었다.

• 한국정보통신학회논문지
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• 제18권3호
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• pp.651-656
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• 2014

본 연구에서는 비대칭 이중게이트 MOSFET의 채널도핑 변화에 따른 문턱전압이하 스윙의 변화를 분석하였다. 문턱전압이하 스윙은 문턱전압이하 영역에서 발생하는 차단전류의 감소정도를 나타내는 요소로서 디지털회로 적용에 매우 중요한 역할을 한다. 비대칭 이중게이트 MOSFET의 문턱전압이하 스윙을 분석하기 위하여 포아송방정식을 이용하였다. 비대칭 이중게이트 MOSFET는 대칭 이중게이트 MOSFET와 달리 상하단 게이트의 산화막 두께 및 인가전압을 다르게 제작할 수 있다. 본 연구에서는 비대칭 이중게이트 MOSFET의 채널 내 농도변화 및 게이트 산화막 두께 그리고 인가전압 등이 문턱전압이하 스윙에 미치는 영향을 관찰하였다. 특히 포아송방정식을 풀 때 도핑분포함수로 가우스분포함수를 이용하였으며 가우스분포함수의 파라미터인 이온주입범위 및 분포편차에 대한 문턱전압이하 스윙의 변화를 관찰하였다. 분석결과, 문턱전압이하 스윙은 도핑농도 및 분포함수에 따라 크게 변화하였으며 게이트 산화막 두께 및 인가전압에 크게 영향을 받는 것을 관찰할 수 있었다.

• 한국정보통신학회논문지
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• 제3권2호
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• pp.471-475
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• 1999

$N{_2}O$ 게이트 산화막을 사용한 nMOSFET가 금속 플라즈마 식각 피해에 대한 면역도가 동일한 두께의 순수한 산화막을 갖는 nMOSFET보다 향상됨을 보여준다. Area Antenna Ratio(AAR)를 증가시킴에 따라 $N{_2}O$ 산화막을 갖는 nMOSFET는 좁은 초기 분포 특성과 정전계 스트레스하에서 더 작은 열화특성을 보이는 데 이는 Si기판과 산화막 계면에서의 질소기의 영향으로 설명되어진다. 또한 $N{_2}O$ 게이트 산화막을 사용하면 순수한 게이트 산화막을 사용할 때 보다 금속 Area Antenna Ratio(AAR)과 Perimeter Area ratio(PAR) 의 최대 허용 크기를 더 증가할 수 있다. 이러한 $N{_2}O$ 게이트 산화막을 갖는 NMOSFET의 개선은 Si기판과 $N{_2}O$ 산화막 계면에 있는 질소기에 의한 계면 강도의 영향 때문으로 판단된다.

• 한국정보통신학회논문지
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• 제19권1호
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• pp.156-162
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• 2015

본 연구에서는 비대칭 이중게이트 MOSFET의 산화막두께, 채널도핑농도 그리고 상하단 게이트 전압 등과 같은 소자 파라미터에 따른 전도중심 및 전자농도가 문턱전압이하 스윙에 미치는 영향을 분석하고자 한다. 비대칭 이중게이트 MOSFET는 대칭구조와 비교하면 상하단 게이트 산화막의 두께 및 게이트 전압을 각각 달리 설정할 수 있으므로 단채널효과를 제어할 수 있는 요소가 증가하는 장점을 가지고 있다. 그러므로 상하단 산화막두께 및 게이트 전압에 따른 전도중심 및 전자분포의 변화를 분석하여 심각한 단채널효과인 문턱전압이하 스윙 값의 저하 현상을 감소시킬 수 있는 최적의 조건을 구하고자 한다. 문턱전압이하 스윙의 해석학적 모델을 유도하기 위하여 포아송방정식을 이용하여 전위분포의 해석학적 모델을 구하였다. 결과적으로 소자 파라미터에 따라 전도중심 및 전자농도가 크게 변화하였으며 문턱전압이하 스윙은 상하단 전도중심 및 전자농도에 의하여 큰 영향을 받는 것을 알 수 있었다.

• 한국정보통신학회논문지
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• 제15권7호
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• pp.1537-1542
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• 2011

본 연구에서는 이중게이트 MOSFET의 채널도핑이 비산형분포를 가질 때 게이트 산화막의 두께를 변화시키면서 문턱전압이하특성을 분석하였다. 이중게이트 MOSFET는 차세대 나노소자로서 단채널효과를 감소시킬 수 있다는 장점 때문에 많은 연구가 진행 중에 있다. 이에 이중게이트 MOSFET에서 단채널효과로서 잘 알여진 문턱전압 이하 스윙의 저하에 대하여 비선형도핑분포를 이용한 포아송방정식의 분석학적 모델로 분석하고자 한다. 또한 나노소자인 이중게이트 MOSFET의 구조적 파라미터 중 가장 중요한 게이트 산화막의 두께에 대하여 문턱전압이하 특성을 분석하였다. 본 논문에서 사용한 분석학적 포아송방정식의 포텐셜모델 및 전송모델의 타당성을 입증하기 위하여 수치해석학적 결과값과 비교하였으며 이 모델을 이용하여 이중게이트 MOSFET의 문턱전압이하 스윙을 분석하였다.

• 한국정보통신학회논문지
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• 제19권3호
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• pp.575-580
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• 2015

비대칭 이중게이트(double gate; DG) MOSFET는 단채널 효과를 감소시킬 수 있는 새로운 구조의 트랜지스터이다. 본 연구에서는 비대칭 DGMOSFET의 전도중심에 따른 차단전류를 분석하고자 한다. 전도중심은 채널 내 캐리어의 이동이 발생하는 상단게이트에서의 평균거리로써 상하단 게이트 산화막 두께를 달리 제작할 수 있는 비대칭 DGMOSFET에서 산화막 두께에 따라 변화하는 요소이며 상단 게이트 전압에 따른 차단전류에 영향을 미치고 있다. 전도중심을 구하고 이를 이용하여 상단 게이트 전압에 따른 차단전류를 계산함으로써 전도중심이 차단전류에 미치는 영향을 산화막 두께 및 채널길이 등을 파라미터로 분석할 것이다. 차단전류를 구하기 위하여 포아송방정식으로부터 급수 형태의 해석학적 전위분포를 유도하였다. 결과적으로 전도중심의 위치에 따라 차단전류는 크게 변화하였으며 이에 따라 문턱전압 및 문턱전압이하 스윙이 변화하는 것을 알 수 있었다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2012년도 추계학술대회
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• pp.835-837
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• 2012

본 연구에서는 상단게이트와 하단게이트를 갖는 (Double gate ; DG) MOSFET 구조의 소자 파라미터에 따른 전도중심을 분석하였다. 분석학적 모델을 유도하기 위하여 포아송 방정식을 이용하였다. 본 연구에서 제시한 모델을 사용하여 DGMOSFET 설계시 중요한 채널길이, 채널두께, 그리고 게이트 산화막 두께 등의 요소 변화에 대한 전도중심의 변화를 관찰하였다. 또한 채널 도핑농도에 따른 전도중심의 변화를 고찰함으로써 DGMOSFET의 타당한 채널도핑농도를 결정하였다.

• 한국정보통신학회논문지
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• 제20권4호
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• pp.805-810
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• 2016

본 논문에서는 비대칭 이중게이트 MOSFET의 채널 내 도핑농도에 대한 드레인 유도 장벽 감소 현상에 대하여 분석하고자한다. 드레인 유도 장벽 감소 현상은 드레인 전압에 의하여 소스 측 전위장벽이 낮아지는 효과로서 중요한 단채널 효과이다. 이를 분석하기 위하여 포아송방정식을 이용하여 해석학적 전위분포를 구하였으며 전위분포에 영향을 미치는 채널도핑 농도뿐만이 아니라 상하단 산화막 두께, 하단 게이트 전압 등에 대하여 드레인 유도 장벽 감소 현상을 관찰하였다. 결과적으로 드레인 유도 장벽 감소 현상은 채널도핑 농도에 따라 큰 변화를 나타냈다. 채널길이가 25 nm 이하로 감소하면 드레인 유도 장벽 감소 현상은 급격히 상승하며 채널도핑농도에도 영향을 받는 것으로 나타났다. 산화막 두께가 증가할수록 도핑농도에 따른 드레인유도장벽감소 현상의 변화가 증가하는 것을 알 수 있었다. 채널도핑 농도에 관계없이 일정한 DIBL을 유지하기 위하여 상단과 하단의 게이트 산화막 두께가 반비례하는 것을 알 수 있었다. 또한 하단게이트 전압은 그 크기에 따라 도핑농도의 영향이 변화하고 있다는 것을 알 수 있었다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2015년도 춘계학술대회
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• pp.829-831
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• 2015

본 연구에서는 비대칭 이중게이트 MOSFET의 채널길이와 채널두께의 비에 따른 문턱전압 및 전도중심의 변화를 분석하고자한다. 비대칭 이중게이트 MOSFET는 상하단 게이트 전압에 의하여 전류흐름을 제어할 수 있어 단채널효과를 감소시킬 수 있다는 장점이 있다. 그러나 채널길이가 감소하면 필연적으로 발생하는 문턱전압의 급격한 변화는 소자 특성에 커다란 영향을 미치고 있다. 특히 상하단의 게이트 전압, 상하단의 게이트 산화막 두께 그리고 도핑분포변화에 따라 발생하는 전도중심의 변화는 문턱전압을 결정하는 중요 요소가 된다. 해석학적으로 문턱전압 및 전도중심을 분석하기 위하여 해석학적 전위분포를 포아송방정식을 통하여 유도하였다. 다양한 채널길이 및 채널두께에 대하여 전도중심과 문턱전압을 계산한 결과, 채널길이와 채널두께의 비 등 구조적 파라미터뿐만이 아니라 도핑분포 및 게이트 전압 등에 따라 전도중심과 문턱전압은 크게 변화한다는 것을 알 수 있었다.

• ETRI Journal
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• 제14권1호
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• pp.40-51
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• 1992

$0.25{\mu} m$ 급 pMOSFET소자를 구현하기 위해, $P^+$ 폴리실리콘을 적용한 pMOS를 제작하였으며, $p^+$ 폴리실리콘 게이트 소자에서 심각하게 문제가 되고 있는 붕소이온 침투현상을 조사하고 붕소이온 침투가 일어나지 않는 최적열처리온도를 조사하였다. 소자제조 공정중 게이트 공정만 전자선 (EBML300)을 이용하여 직접묘사하고 그 이외의 공정은 stepper(gline) 을 사용하는 Mix & Match 방법을 사용하였다. 또한 붕소이온 침투현상을 억제하기 위한 한가지 예로서, 실리콘산화막과 실리콘질화막을 적층한 ONO(Oxide/Nitride/Oxide) 구조를 게이트 유전체로 적용한 소자를 제작하여 그 가능성을 조사하였다. 그 결과 $850^{\circ}C$의 온도와 $N_2$ 분위기에서 30분동안 열처리 하였을 경우, 붕소이온의 침투현상이 일어나지 않음을 SIMS(Secondary Ion Mass Spectrometer) 분석 및 C-V(Capacitance-Voltage) 측정으로 확인할 수 있었으며 그 이상의 온도에서는 붕소이온이 침투되어 flat band전압(Vfb)을 변화시킴을 알았다. 6nm의 얇은 게이트 산화막 및 $0.1{\mu} m$ 이하의 LDD(Lightly Doped Drain) $p^-$의 얇은 접합을 형성함으로써 소자의 채널길이가 $0.2 {\mu} m$까지 짧은 채널효과가 거의 없는 소자제작이 가능하였으며, 전류구동능력은 $0.26\muA$/$\mu$m(L=0.2$\mu$m, V$_DS$=2.5V)이었고, subthreshold 기울기는 89-85mV/dec.를 얻었다. 붕소이온의 침투현상을 억제하기 위한 한가지 방법으로 ONO 유전체를 소자에 적용한 결과, $900^{\circ}C$에서 30분의 열처리조건에서도 붕소이온 침투현상이 일어나지 않음으로 미루어 , $SiO_2$ 게이트 유전체보다 ONO 게이트 유전체가 boron 침투에 대해서 좋은 장벽 역활을 함을 알았다. ONO 게이트 유전체를 적용한 소자의 경우, subthreshold특성은 84mV/dec로서 좋은 turn on,off 특성을 얻었으나, ONO 게이트 유전체는 막자체의 누설전류와 실리콘과 유전체 계면의 고정전하량인 Qss의 양이 공정조건에 따라 변화가 심해서 문턱전압 조절이 어려워 소자적용시 문제가 된다. 최근 바닥 산화막(bottom oxide) 두께가 최적화된 ONO 게이트 유전체에 대하 연구가 활발히 진행됨을 미루어, 바닥 산화막 최적화가 된다면 더 좋은 결과가 예상된다.