• Proceedings of the Korean Vacuum Society Conference
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• 2014.02a
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• pp.271-271
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• 2014

본 연구에서는 최근 다양한 전자 소자로써의 연구가 진행되고 있는 그라핀을 SiO2/Si 기판 위에 전자빔 식각(Electron-Beam Lithography)을 이용하여 후면 게이트 전극 구조의 그라핀 채널을 갖는 삼단자 소자를 형성하고 가스 유입이 가능한 진공 Probe Measurement System을 이용하여 금속 전극과 그라핀 간의 접촉저항 (Rc) 및 길이가 다른 채널저항(Rch)를 구하고, 채널 길이, 가스 유량, 온도, 게이트 전압에 따른 I-V 변화를 측정함으로써, 후면 게이트 전극 구조의 그라핀 채널을 갖는 삼단자 소자의 가스 센서로서의 가능성을 연구하였다. 후면 게이트 전극 구조의 그라핀 채널을 갖는 삼단자 소자는 전자빔 식각(Electron-Beam Lithography)에 의해 패턴을 제작하고 Evaporator를 이용하여 전극을 증착 하였다. 소자의 소스 (Source)와 드레인 (Drain)은 TLM (Transfer Length Method)패턴을 이용하여 인접한 두 개의 전극간 범위를 변화시키는 형태로 제작함으로써 소스-드레인간 채널 길이가 다르게 하였다. 이 때 전극의 크기는 가로, 세로 각각 $20{\mu}m$, $40{\mu}m$이며 전극간 간격은 $20/30/40/50/60{\mu}m$로 서로 다르게 배열 하였다. 제작된 그라핀 소자는 진공 Probe Measurement System 내에서 게이트 전압(VG)를 변화시킴으로써 VG 변화에 따른 소자의 특성을 평가하였는데, mTorr 상태의 챔버 내로 O2 가스를 주입하여 그라핀의 Dangling bond 및 Defect site에 결합 된 가스로 인한 전기적 특성의 변화를 측정하고, 이 때 가스의 유량을 50 sccm에서 500 sccm 까지 변화시킴으로써 전기적 특성 변화를 측정하여 센서 소자의 민감도를 평가하였다. 또한, 서로 다르게 배열한 소스-드레인 간의 채널 길이로 인하여 채널과의 접촉 면적에 따른 센서 소자의 민감도 또한 평가할 수 있었다. 그리고 챔버 내 온도를 77 K에서 400 K까지 변화시킴으로써 온도에 따른 소자의 작동 범위를 확인하고 소자의 온도의존성을 평가하였다.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.10 no.2
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• pp.303-307
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• 2006

In this paper, we have designed the p-type metal-oxide semiconductor field-effect transistor(pMOSFET) for SiGe devices with gate lengths of $0.9{\mu}m$ and $0.1{\mu}m$using the TCAD simulators. The electrical characteristics of devices have been investigated over the temperatures of 300 and 77K. We have used the two carrier transfer models(hydrodynamic model and drift-diffusion model). We how that the drain current is higher in the hydrodynamic model than the drift-diffusion model. When the gate length is $0.9{\mu}m$, the threshold voltage shows -0.97V and -1.15V for 300K and 77K, respectively. The threshold voltage is, however, nearly same at $0.1{\mu}m$ for 300K and 77K.

• Journal of the Institute of Electronics and Information Engineers
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• v.51 no.3
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• pp.177-184
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• 2014

In chemical vapor deposition(CVD) tungsten silicide(WSix) dual poly gate(DPG) scheme, we observed the fluorine effects on gate oxide using the electrical and physical measurements. It is found that in fluorine-rich WSix NMOS transistors, the gate thickness decreases as gate length is reduced, and it intensifies the roll-off properties of transistor. This is because the fluorine diffuses laterally from WSix to the gate sidewall oxide in addition to its vertical diffusion to the gate oxide during gate re-oxidation process. When the channel length is very small, the gate oxide thickness is further reduced due to a relative increase of the lateral diffusion than the vertical diffusion. In PMOS transistors, it is observed that boron of background dopoing in $p^+$ poly retards fluorine diffusion into the gate oxide. Thus, it is suppressed the fluorine effects on gate oxide thickness with the channel length dependency.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.20 no.7
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• pp.1311-1316
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• 2016

This paper analyzes the influence of tunneling current on threshold voltage shift by channel length of short channel asymmetric double gate(DG) MOSFET. Tunneling current significantly increases by decrease of channel length in the region of 10 nm below, and the secondary effects such as threshold voltage shift occurs. Threshold voltage shift due to tunneling current is not negligible even in case of asymmetric DGMOSFET to develop for reduction of short channel effects. Off current consists of thermionic and tunneling current, and the ratio of tunneling current is increasing with reduction of channel length. The WKB(Wentzel-Kramers-Brillouin) approximation is used to obtain tunneling current, and potential distribution in channel is hermeneutically derived. As a result, threshold voltage shift due to tunneling current is greatly occurred for decreasing of channel length in short channel asymmetric DGMOSFET. Threshold voltage is changing according to bottom gate voltages, but threshold voltage shifts is nearly constant.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.38 no.2
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• pp.9-9
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• 2001

Nano-scale의 게이트 길이를 가지는 MOSFET소자는 접합 깊이가 20∼30㎚정도로 매우 얕은 소스/드레인 확장 영역을 필요로 한다. 본 연구에서는 $As₂^ +$ 이온의 10keV이하의 낮은 에너지 이온 주입과 RTA(rapid thermal annealing)공정을 적용하여 20㎚이하의 얕은 접합 깊이와 1.O㏀/□ 이하의 낮은 면저항 값을 가지는 $n ^+$-p접합을 구현 하였다. 이렇게 형성된 $n^ +$-p 접합을 nano-scale MOSFET소자 제작에 적용 시켜서 70㎚의 게이트 길이를 가지는 NMOSFET을 제작하였다. 소스/드레인 확장 영역을 $As₂^ +$ 5keV의 이온 주입으로 형성한 100㎚의 게이트 길이를 가지는 NMOSFET의 경우, 60mV의 낮은 $V_ T$(문턱 전압감소) 와 87.2㎷의 DIBL (drain induced barrier lowering) 특성을 확인하였다. $10^20$$㎝^ -3$이상의 도핑 농도를 가진 abrupt한 20㎚급의 얕은 접합, 그리고 이러한 접합이 적용된 NMOSFET소자의 전기적 특성들은 As₂/sup +/의 낮은 에너지의 이온 주입 기술이 nano-scale NMOSFET소자 제작에 적용될 수 있다는 것을 제시한다.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.20 no.5
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• pp.992-997
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• 2016

This paper analyzes the deviation of tunneling current for the ratio of top and bottom gate oxide thickness of short channel asymmetric double gate(DG) MOSFET. The ratio of tunneling current for off current significantly increases if channel length reduces to 5 nm. This short channel effect occurs for asymmetric DGMOSFET having different top and bottom gate oxide structure. The ratio of tunneling current in off current with parameters of channel length and thickness, doping concentration, and top/bottom gate voltages is calculated in this study, and the influence of tunneling current to occur in short channel is investigated. The analytical potential distribution is obtained using Poisson equation and tunneling current using WKB(Wentzel-Kramers-Brillouin). As a result, tunneling current is greatly changed for the ratio of top and bottom gate oxide thickness in short channel asymmetric DGMOSFET, specially according to channel length, channel thickness, doping concentration, and top/bottom gate voltages.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.18 no.6
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• pp.1422-1428
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• 2014

This paper has analyzed threshold voltage roll-off for bottom gate voltages of asymmetric double gate(DG) MOSFET. Since the asymmetric DGMOSFET is four terminal device to be able to separately bias for top and bottom gates, the bottom gate voltage influences on threshold voltage. It is, therefore, investigated how the threshold voltage roll-off known as short channel effects is reduced with bottom gate voltage. In the pursuit of this purpose, off-current model is presented in the subthreshold region, and the threshold voltage roll-off is observed for channel length and thickness with a parameter of bottom gate voltage as threshold voltage is defined by top gate voltage that off-currnt is $10^{-7}A/{\mu}m$ per channel width. As a result to observe the threshold voltage roll-off for bottom gate voltage using this model, we know the bottom gate voltage greatly influences on threshold voltage roll-off voltages, especially in the region of short channel length and thickness.

• Proceedings of the KIEE Conference
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• 2002.07c
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• pp.1549-1551
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• 2002

현재 게이트 길이가 100nm 이하의 MOSFET 소자를 구현할 때 가장 대두되는 문제인 short channel effect를 억제하는 방법으로 제안된 소자 중 하나가 double gate (DG) silicon-on-insulator (SOI) MOSFET이다. 그러나 DG SOI MOSFET는 두 게이트간의 align과 threshold voltage control 문제가 있다. 본 논문에서는 DG SOI MOSFET에서 이상적으로 게이트가 align된 구조와 back 게이트가 front 게이트보다 긴 non-align된 구조가 subthreshold 동작 영역에서 impact ionization에 미치는 영향에 대해 시뮬레이션을 통하여 비교 분석하였다. 그 결과 게이트가 이상적으로 align된 구조보다 back 게이트가 front 게이트보다 긴 non-align된 구조가 게이트와 드레인이 overlap된 영역에서 impact ionization이 증가하였으며 게이트가 각각 n+ 폴리실리콘과 p+ 폴리실리콘을 가진 소자에서 두 게이트가 같은 work function을 가진 소자보다 높은 impact generation rate을 가짐을 알 수 있었다.

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 2002.05a
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• pp.202-205
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• 2002

본 논문은 계속적인 소자의 이용은 전기적인 스트레스까지 야기시키는데, 특히 게이트에 인가되는 전압이나 전류 스트레스는 게이트 산화 막의 열화를 야기 시킬 수 있다. 유리기판위에 저온(${\leq}600^{\circ}C$)공정의 고상결정화을 통하여 다결정 박막 트랜지스터를 제작한 후, 이 소자에 게이트와 드레인에 전압 스트레스를 인가하여 출력 특상과 전달특성을 분석하였는데, 그 결과 다결정 실리콘 박막 트랜지스터의 전달특성은 게이트 와 드레인 전압에 의존하는데 임계전압은 긴 채널길이와 좁은 채널 폭에서 높고 출력특성은 갑자기 높은 드레인 전류가 흐른다. 전기적 스트레스가 인가된 소자는 드레인 전류를 감소시킨다. 결국 전계효과 이동도는 긴 채널길이와 좁은 폭의 채널에서 더 빠른 것을 알 수 있다.

• Journal of the Korean Institute of Telematics and Electronics
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• v.20 no.2
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• pp.1-6
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• 1983

The reduction of threshold voltage and punchthrough voltage of short channel MOS transistors has been measured experimentally with silicon gate NMOS transistors. The effects of the gate oxide thickness and substrate doping concentration on the threshold voltage and punch-through voltage have also been measured with sample devices with boron implantation and gate oxide thickness of 50 nm and 70 nm. Hot electron emission has been measured by floating gate method for the samples with 3 ${\mu}{\textrm}{m}$ channel length. It has been concluded from this measurement that hot electron emission is not significant for the channel length of 3${\mu}{\textrm}{m}$.