• 한국항행학회논문지
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• 제22권2호
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• pp.57-63
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• 2018

항공기 발사용 유도무기는 자체점검시험(BIT; built in test) 뿐만 아니라 MIL-STD-1760표준을 준수하여 전원, 이산신호, MUX(multiplexer)통신 등 다양한 시험을 수행해야 시스템 안전성 및 신뢰성이 입증된다. 본 사례 연구 목적은 MIL-STD-1760E 기반 항공기-무장간 연동용 테스트 벤치 구축을 통하여 공대지 유도탄 개발 시 유도탄 전원인가부터 표적정보 입력, 전달정렬, 유도탄 분리 절차에 이르기까지 정의된 TIME LINE에 의거 유도탄 발사 시퀀스 구현 방안을 제시하기 위함이고, 추가적으로 오류삽입기능을 통해 비 활성탄에서 시험할 수 없는 항목까지 검증 범위를 극대화하는 참조 방안이 될 수 있다.

• Nuclear Engineering and Technology
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• 제55권10호
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• pp.3822-3830
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• 2023

The large-area Compton camera (LACC), featuring significantly high detection sensitivity, was developed for high-speed localization of gamma-ray sources. Due to the high gamma-ray interaction event rate induced by the high sensitivity, however, the multiplexer-based data acquisition system (DAQ) rapidly saturated, leading to deteriorated energy and imaging resolution at event rates higher than 4.7 × 10³ s^-1. In the present study, a new simultaneous multi-channel DAQ was developed to improve the energy and imaging resolution of the LACC even under high event rate conditions (10⁴-10⁶ s^-1). The performance of the DAQ was evaluated with several point sources under different event rate conditions. The results indicated that the new DAQ offers significantly better performance than the existing DAQ over the entire energy and event rate ranges. Especially, the new DAQ showed high energy resolution under very high event rate conditions, i.e., 6.9% and 8.6% (for 662 keV) at 1.3 × 10⁵ and 1.2 × 10⁶ s^-1, respectively. Furthermore, the new DAQ successfully acquired Compton images under those event rates, i.e., imaging resolutions of 13.8° and 19.3° at 8.7 × 10⁴ and 10⁶ s^-1, which correspond to 1.8 and 73 μSv/hr or about 18 and 730 times the background level, respectively.

• 융합신호처리학회논문지
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• 제2권3호
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• pp.93-101
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• 2001

본 논문에서는 DTV, TV-PIP, PC-video, camcorder, videophone 등에 널리 웅용되고 있는 영상 축소기를 제안한다. 제안된 영상 축소기는 2차원 위상 교정 디지털 필터를 이용한 고성능/고화질의 축소이미지를 제공하는 영상 축소기이다. 본 논문에서는 기존 제품에 웅용된 영상 축소기 방식인 Pixel-drop 방식, Upsampling 방식 및 Scaler32 방식의 문제점들을 모두 보완하는 엘리어싱 노이즈 제거 방법과 하드웨어 부담을 최소화한 방법인 디지털 필터의 위상 특성을 웅용한 축소원리를 설명할 것이다. 또한, 제안된 영상 축소기의 성능이 Scaler32 방식보다 우수함을 최종 시뮬레이션 결과(축소 영상)를 Scaler32 방식에 의한 결과와 비교하여 그 타당성을 증명할 것이다. 본 논문에서 제안된 영상 축소기는 라인메모리, 수직축 축소기, 수평축 축소기 및 FIFO로 크게 4블럭으로 구성되어 있다. 또한, 시스템 면적의 최소화를 위해 사용된 필터의 계수는 덧셈기와 천이기로 구현이 가능하며, 필터는 MUX-adder 형태의 구조를 가진다. 그리고, 보상 필터의 추가로 인한 필터의 대역제한폭이 영상 대역제한폭인 6MHz 까지 향상되어 원영상의 고주파 성분의 손실이 최소화된다. 제안된 영상 축소기는 하드웨어 언어인 Verilog-HDL로 설계되고, Cadence로 검증된다. 그리고, 회로 합성은 Synopsys 합성기로 합성되며, 레이아웃은 Mentor에서 수행된다. 사용되는 칩 마스터는 4,500$\mu\textrm{m}$$\times$4,500$\mu\textrm{m}$이며, 실제 레이아웃 크기는 2,528$\mu\textrm{m}$$\times$3,237$\mu\textrm{m}$이다.

• 전자공학회논문지C
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• 제36C권7호
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• pp.36-45
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• 1999

ATM망에서 트래픽 흐름을 제어하고 망 자원 사용을 효율적으로 사용하기 위해서는 폭주(Congestion)발생에 의한 망 성능 저하를 막고 폭주현상에 대처할 수 있는 적응적인 제어가 필요하다. 본 논문에서는 모든 트래픽에 대해 고정된 형태의 제어를 하는 Buffered Leaky Bucket과 적응성과 예측 기능을 갖는 신경회로망(Neural Network)을 이용하여 버퍼의 효율성을 높이고 망의 서비스 품질(QoS)로 구별되는 셀 손실율과 버퍼 지연을 테스트 및 성능 비교를 하였다. 또한 입력 트래픽의 다중화를 위해 사용되는 DWRR과 DWEDF의 셀 스케쥴링 알고리즘이 균등 지연을 만족할 수 있도록 개선하였다. 셀 스케쥴러로부터 망의 폭주 정보는 신경회로망을 이용한 Leaky Bucket에서 예측된 트래픽 손실율을 제어하고 손실율 정도에 따라 토큰 발생율과 버퍼 한계값은 제어된다. 이러한 트래픽 손실율 예측은 다음 입력 트래픽에 대한 손실과 버퍼지연을 줄일 수 있도록 제어의 효율성을 높일 수 있으며 다른 제어방식에도 응용될 수 있다. ATM 트래픽에 대한 신경회로망 학습과 예측 테스트를 위해 확률 랜덤 변수에 의해 발생된 셀 발생과 예측을 모의 실험하였으며, 이때 다양한 트래픽의 QoS가 향상되었음을 알 수 있었다.

• 대한전자공학회논문지TC
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• 제42권2호
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• pp.61-74
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• 2005

디지털 멀티미디어 방송(DMB)은 대용량의 멀티미디어 정보를 무선환경의 이동체에 전송하기 위해 제안된 방식이다. 이러한 멀티미디어 서비스를 제공하기 위해 DM시스템은 COFDM 변조방식을 사용하여 다중 경로 페이딩 현상을 극복하고, 동시에 강력한 채널오류 정정 능력을 필요로 한다. DMB 수신기를 위한 비터비 디코더(구속장 7, code rate 1/4)는 가변 부호화된 데이터의 복호화를 수행해야 하고, 방송시스템이므로 실시간으로 동작하기 위해서 효율적인 구조를 가져야 한다. 따라서 DMB 시스템을 위한 비터비 디코더를 구현하기 위해서는 복호화 과정을 고속으로 수행할 수 있는 별도의 전용 하드웨어 모듈을 설계하는 것이 바람직하다. 본 논문에서는 많은 연산량을 효율적으로 줄일 수 있는 결합된 Add-Compare-Select(ACS)와 Path Metric Normalization(PMN)구조를 새롭게 제안하고자 한다. PMN구조에서의 단점인 comparison tree에 의한 임계 경로(critical path)의 문제를 고정치(fixed value)에 의한 선택 알고리즘을 적용함으로써 고속 동작이 가능하게 하였고, ACS구조에서는 분할 기법(decomposition method)과 선계산(pre-computation)을 이용하여 덧셈기, 비교기, 표준화기의 복잡도를 줄일 수 있도록 하였다. 시뮬레이션 결과 펑처드 비터비 디코더는 일반적인 구조를 적용했을 때 보다 면적 $3.78\%$, 전력소모 $12.22\%$, 최대 게이트 지연 $23.80\%$의 감소율을 보였다.

• 대한전자공학회논문지SD
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• 제42권8호
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• pp.15-26
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• 2005

본 논문에서는 효율적인 $GF(2^m)$ 멀티 세그먼트 곱셈 연산 구조를 제안하고 제안된 구조의 타원곡선 암호 프로세서 설계 응용을 연구한다. 제안된 멀티 세그먼트 곱셈 연산 구조는 유한체 크기 m에 비하여 아주 작은 워드 조합 곱셈기를 이용하여 부분곱을 계산하고 거의 모든 내부 버스는 워드 크기이며 m 비트 멀티플렉서와 m 비트 레지스터를 하나만 사용한다. 따라서 조합 곱셈기의 워드 크기 w를 줄이고 세그먼트 수 k를 크게 하여 전체 데이터패스 자원 사용량이 최소화할 수 있다. 제안된 곱셈기는 디지트 시리얼 곱셈기로 구현된 ECC 프로세서와 비교할 때 이론적으로 자원 효율성이 우수하다 암호 프로세서의 자원 사용량은 구현에 필요한 기본 하드웨어 요소 수뿐만 아니라 구성 요소들의 배치와 연결 상태에도 의존한다. 제안된 프로세서의 실질적인 자원사용량을 디지트 시리얼 곱셈기 기반 암호 프로세서와 비교하기 위하여 두 종류의 프로세서를 FPGA 상에 구현하였다. 실험 결과로 제안된 멀티 세그먼트 곱셈기 기반 EU 프로세서는 유사한 성능을 가지는 디지트 시리얼 곱셈기 기반 EU 프로세서보다 자원 사용면에서 2배 정도 우수함을 보였다.

• Journal of Animal Science and Technology
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• 제47권4호
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• pp.691-696
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• 2005

본 연구는 모돈이 서있거나 앉아 있을 때 모돈의 배 밑에 공기를 분사하는 것이 모돈과 포유자돈의 압사 관련 행동에 미치는 영향을 규명하고자 수행되었으며, 공시동물로는 경산돈 16복과 포유자돈 179두가 분만 후 4일까지 이용되었다. 모돈의 행동을 관찰한 결과, 서있는 행동과 앉아있는 행동에 있어서 대조구와 공기분사구간에 차이가 없는 것으로 나타나 공기분사가 모돈의 행동에 영향을 미치지 않는 것으로 분석되었다. 반면에 압사와 밀접하게 관련 있는 4가지 포유자돈의 행동을 관찰한 결과 모돈의 뒤로 지나가는 행동, 모돈의 뒤에 서있는 행동, 모돈의 배 밑으로 지나가는 행동, 모돈의 배 밑에 서있는 행동 모두가 대조구에 비해 공기분사구에서 현저히 낮게 나타났다. 따라서, 모돈이 서있거나 앉아있을 때 모돈의 배 밑에 공기분사를 함으로써 모돈의 행동과 포유자돈의 건강에 영향을 미치지 않고 포유자돈의 압사 관련 행동을 억제하여 포유자돈의 압사를 효과적으로 방지할 수 있을 것으로 예상된다.

• 대한수의학회지
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• 제45권2호
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• pp.245-250
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• 2005

This study was carried out to find out how space allowance affect the social behavior of Korean native cattle (Bos taurus coreanae) steers. Twelve Korean native cattle (Bos taurus coreanae) steers were used as subjects, each of which was 30-month-old and observation period was from June to July 2003. Five (T1) and seven (T2) steers were allotted to two pens of $5m{\times}10m$ in a building with slate roof and open sides respectively. They were fed at 09:00 h and 16:00 h, twice a day. The behaviors of steers were recorded from 06:00 h to 17:00 h, using two color CCD cameras (Samsung SDC-411, Korea), one B/W CCD cameras (Samsung SBC-340, Korea), one multiplexer (Samsung SDM-081, Korea) and a time lapse VCR (Samsung SRV-30, Korea). The behaviors of each steer were recorded every 2 min using an instantaneous point sampling method. While the mean percentage of time budget in WA of T1 was lower than that of T2 (p<0.05), the mean percentage of time budget in SF of T1 was higher than that of T2 (p<0.05). When it gets hot, steers in T1 rested from 10:00 h to 14:00 h when it gets cool, showing 40~80% of LD rate while steers in T2 rested from 12:00 h, when it very hot to 17:00 h, showing 20~50% of LD rate, which is relatively low. Steers in T1 were fed from 06:00 h to 08:00 h when it was cool and from 16:00 h to 18:00 h, showing 20~45% of EA rate while steers in T2 were fed from 08:00 h to 14:00 h when it was hot, showing 25~50% of EA rate. In conclusion, it turned out that the number of steers affected their social behavior, and T1 was better environment than T2 in terms of welfare.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2015년도 추계학술대회
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• pp.416-419
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• 2015

본 논문에서는 HEVC(High Efficiency Video Coding) 부호기의 실시간처리를 위한 효율적인 하드웨어 변환기 하드웨어 설계를 제안한다. HEVC 부호기는 율-왜곡 비용을 비교하여 변환 모드($4{\times}4$, $8{\times}8$, $16{\times}16$, $32{\times}32$)를 결정한다. 율-왜곡비용은 변환과, 양자화, 역양자화, 역변환을 통해 계산된 왜곡값과 비트량으로 결정되므로 상당한 연산량과 소요시간이 필요하다. 따라서 본 논문에서는 변환을 통한 계수의 합계를 비교하여 변환 모드를 결정하는 새로운 방법을 제안한다. 또한, 제안하는 하드웨어구조는 $4{\times}4$, $8{\times}8$, $16{\times}16$, $32{\times}32$ 변환 모드에 대한 공통 연산기와 멀티플렉서, 재귀 가감산기, 쉬프터 만으로 구현하여 연산량을 대폭 감소시켰다. 제안하는 변환 모드 결정 방법은 HM 10.0과 비교하여 BD-PSNR은 0.096, BD-Bitrate는 0.057 증가하였으며, 인코딩 시간은 약 9.3% 감소되었다. 제안된 하드웨어는 TSMC 130nm CMOS 표준 셀 라이브러리로 합성한 결과 최대 동작 주파수는 200MHz, 약 256K개의 게이트로 구현되었으며, 140MHz의 동작주파수에서 4K UHD급 해상도인 $3840{\times}2160@60fps$의 실시간 처리가 가능하다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2014년도 추계학술대회
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• pp.295-298
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• 2014

본 논문에서는 필터 계수 추출을 위한 HEVC 적응적 루프 필터(ALF, Adaptive Loop Filter)의 효율적인 설계를 제안한다. ALF는 필터 계수를 추출하기 위해 $10{\times}10$ 행렬의 촐레스키 분해를 반복적으로 수행한다. ALF의 촐레스키 분해는 루트 연산 및 나눗셈 연산 등 하드웨어로 설계하기 어려운 연산들로 구성되어 있고, LCU($64{\times}64$) 한 개당 최대 30비트의 큰 값들을 소수점 단위로 연산하기 때문에 많은 연산량과 수행 시간을 필요로 한다. 본 논문에서 제안한 하드웨어 구조는 멀티플렉서와 뺄셈기, 비교기 등을 이용하여 촐레스키 분해에 사용되는 루트 연산을 구현하였다. 또한, 촐레스키 분해의 특징적인 연산 과정들을 파이프라인 구조로 설계함으로써 효율적이면서 적은 연산량을 갖는 하드웨어 구조로 구현하였다. 구현한 하드웨어는 Xilinx ISE 14.3 Vertex-6 XC6VCX240T FPGA 디바이스를 사용하여 설계하였으며, 최대 동작 주파수 150MHz에서 4K UHD($4096{\times}2160$) 영상을 초당 40프레임으로 실시간 처리할 수 있다.