• 센서학회지
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• 제4권4호
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• pp.70-74
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• 1995

다공질 실리콘을 형성하는데 있어서 이방성 양극 반응 과정을 관찰하였다. 실험재료는 n형 기판 위에 $n^{+}$가 확산되고 그 위에 n에 피층이 있는 $n/n^{+}/n$ 구조의 (100) 실리콘 웨이퍼였다. 상충부 n실리콘 에피층을 식각하여 다공질 실리콘 층의 양극 반응 창을 내고 양극반응이 $n^{+}$매몰층까지만 일어나게 한다. 다공질 실리콘 층의 형성과정은 이방성이었다. 반응창의 형태들이 서로 다를 지라도 반응된 다공질 실리콘 영역의 모양은 모두 사각형 형태의 것이었다. 이 실험 결과는 다공질 실리콘 양극반응은 화학반응에 달려 있는 것이 아니고 전기전도 성질 즉 결정방향에 따른 정공의 서로 다른 전도도에 있다는 것을 보여 준다.

• 대한전자공학회논문지SD
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• 제41권10호
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• pp.1-7
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• 2004

SOI 구조에서 형성된 MOS 트랜지스터의 장점과 strained Si에서 전자의 이동도가 향상되는 효과를 동시에 고려하기 위해 buried oxide(BOX)층과 Top Si층 사이에 Ge을 삽입하여 strained Si/relaxed SiGe/SiO₂Si 구조를 형성하고 strained Si fully depletion(FD) n-MOSFET를 제작하였다. 상부 strained Si층과 하부 SiGe층의 두께의 합을 12.8nm로 고정하고 상부 strained Si 층의 두께에 변화를 주어 두께의 변화가 electron mobility에 미치는 영향을 분석하였다. Strained Si/relaxed SiGe/SiO2/Si (strained Si/SGOI) 구조위의 FD n-MOSFET의 전자 이동도는 Si/SiO₂/Si (SOI) 구조위의 FD n-MOSFET 에 비해 30-80% 항상되었다. 상부 strained Si 층과 하부 SiGe 층의 두께의 합을 12.8nm 로 고정한 shrined Si/SGOI 구조 FD n-MOSFET에서 상부층 strained Si층의 두께가 감소하면 하부층 SiGe 층 두께 증가로 인한 Ge mole fraction이 증가함에 의해 inter-valley scattering 이 감소함에도 불구하고 n-channel 층의 전자이동도가 감소하였다. 이는 strained Si층의 두께가 감소할수록 2-fold valley에 있는 전자가 n-channel 층에 더욱더 confinement 되어 intra-valley phonon scattering 이 증가하여 전자 이동도가 감소함이 이론적으로 확인되었다.

• 대한전자공학회논문지SD
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• 제41권10호
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• pp.51-56
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• 2004

광소자의 재료물질로서 특성이 우수하며 열광학계수가 큰 silicon을 기반으로 한 SOI (Silicon-on-insulator)를 사용하여 열광학 1×2 광스위치를 제안, 제작하였다. SOI wafer는 도파로가 형성될 상위 Si 층(n=3.5)과 클래딩 영역이 될 산화막 매립층(n=1.5) 그리고 기판인 Si인 3층으로 이루어진다. BPM(Beam propagation method) 전산모의를 통해 20dB 이상의 누화특성을 갖는 단일모드의 1×2 비대칭 y-분기 광도파로를 형성하고, 열확산 전산모의를 통해 금속열선을 설계 제작하였다. 제작된 광스위치는 약 3.5 watts의 구동 전력에서 20dB 이상의 채널간 누화가 측정되었다.

• E2M - 전기 전자와 첨단 소재
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• 제10권10호
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• pp.1034-1040
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• 1997

A solar cell conversion effiency was degraded by grain boundary effect in polycrystalline silicon. Grain boundaries acted as potential barriers as well as recombination centers for the photo-generated carriers. To reduce these effects of the grain boundaries we investigated various influencing factors such as emitter thickness thermal treatment preferential chemical etching of grain boundaries grid design contact metal and top metallization along boundaries. Pretreatment in $N_2$atmosphere and gettering by POCl$_3$and Al were performed to obtain multicrystalline silicon of the reduced defect density. Structural electrical and optical properties of slar cells were characterized before and after each fabrication process. Improved conversion efficiencies of solar cell were obtained by a combination of pretreatment above 90$0^{\circ}C$ emitter layer of 0.43${\mu}{\textrm}{m}$ Al diffusion in to grain boundaries on rear side fine grid finger top Yb metal and buried contact metallization along grain boundaries.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1987년도 정기총회 및 창립40주년기념 학술대회 학회본부
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• pp.248-250
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• 1987

Transparent CdS films with low electrical restivity on glass substrates were prepared by coating a CdS slurry which contained 10 wt.% $CdCl_2$, and sintering in a nitrogen atmosphere at $600^{\circ}C$ for 2hr. All-polycrystalline CdS/CdTe solar cells were fabricated by coating CdTe slurries, which contained 1.0 or 4.5 wt.% $CdCl_2$, on the sintered CdS films and sintering at $700^{\circ}C$ for various periods of sintering. The spectral responses of the sintered CdS/CdTe solar cells were measured and compared with theoretically calculated quantum efficiency. The spectral responses of the sintered CdS/CdTe solar cells in the short-wavelength region decreases with-increasing sintering time. The poor response in this region is attributed to the existence of the Cd-S-Te solid solution in the compositional junction. The decrease in the maximum response in the long-wavelength region as the sintering exceeds certain time appears to be caused by the increase in the depth of the buried homo junction and by the increase in the series resistance. The $CdCl_2$ in the CdTe layer during sintering enchances the interdiffusion of S, Te or donor impurities across the metallurgical Junction causing the formation of deeper n-p junction in the CdTe layer.

• 한국광학회지
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• 제3권4호
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• pp.244-251
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• 1992

$SiO_{2}$를 덮개층으로하는 $Si_{3}N_{4}$ rib 도파로의 $Si_{3}N_{4}-SiO_{2}$ 계면에 브래그격자를 제작하여 매립된 형태의 단일모우드 브래그필터 도파로를 설계하고 제작하였다. HF 완충용액을 사용하여 $Si_{3}N_{4}$ 코어층에 브래그격자를 식각하였으며 1nm까지 식각깊이를 제어하며 균일하게 식각할 수 있었다. 이러한 매립된 형태의 브래그필터는 그 특성이 소자표면의 오염에 영향을 받지 않는다. 브래그필터의 파장스펙트럼 측정에서 도파로의 모우드굴절률과 반사대역폭을 결정하고 이를 계산과 비교하여 논의하였다. 브래그필터의 도파코어층에 미세히터와 silicone rubber의 덮개층을 올려 필터파장을 가면할 수 있는 도파로 가변 필터소자를 제작하였다. 그 결과 브래그파장은 전류의 제곱에 비례하여 단파장 쪽으로 이동하였으며, 이동량은 10mA의 전류에 대해 0.41nm이다.

• Journal of Electrical Engineering and Technology
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• 제6권2호
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• pp.233-238
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• 2011

In the present work, a new approach is proposed for via interconnects of semiconductor devices, where multi-wall carbon nanotubes (MWCNTs) are used instead of conventional metals. In order to implement a selective growth of carbon nanotubes (CNTs) for via interconnect, the buried catalyst method is selected which is the most compatible with semiconductor processes. The cobalt catalyst for CNT growth is pre-deposited before via hole patterning, and to achieve the via etch stop on the thin catalyst layer (ca. 3nm), a novel 2-step etch scheme is designed; the first step is a conventional oxide etch while the second step chemically etches the silicon nitride layer to lower the damage of the catalyst layer. The results show that the 2-step etch scheme is a feasible candidate for the realization of CNT interconnects in conventional semiconductor devices.

• ETRI Journal
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• 제27권4호
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• pp.439-445
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• 2005

We introduce a strained-SiGe technology adopting different thicknesses of Si cap layers towards low power and high performance CMOS applications. By simply adopting 3 and 7 nm thick Si-cap layers in n-channel and p-channel MOSFETs, respectively, the transconductances and driving currents of both devices were enhanced by 7 to 37% and 6 to 72%. These improvements seemed responsible for the formation of a lightly doped retrograde high-electron-mobility Si surface channel in nMOSFETs and a compressively strained high-hole-mobility $Si_{0.8}Ge_{0.2}$ buried channel in pMOSFETs. In addition, the nMOSFET exhibited greatly reduced subthreshold swing values (that is, reduced standby power consumption), and the pMOSFET revealed greatly suppressed 1/f noise and gate-leakage levels. Unlike the conventional strained-Si CMOS employing a relatively thick (typically > 2 ${\mu}m$) $Si_xGe_{1-x}$ relaxed buffer layer, the strained-SiGe CMOS with a very thin (20 nm) $Si_{0.8}Ge_{0.2}$ layer in this study showed a negligible self-heating problem. Consequently, the proposed strained-SiGe CMOS design structure should be a good candidate for low power and high performance digital/analog applications.

• 한국광학회지
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• 제14권6호
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• pp.669-673
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• 2003

본 연구에서는 기존의 ridge waveguide laser diode(RWG LD)보다 ridge폭에 따른 측방향 단일모드 특성이 우수하고 planar 화에 유리하며 측방향의 유효 굴절률차를 ridge 구조에 추가로 성장된 InGaAsP층의 두께로 조절이 가능한 Buried RWG LD를제작하였다. 본 연구에서는 Buried RWG LD를 CBE장치로 InGaAs/InGaAsP multiple quantum well(MQW) 에피 웨이퍼를 성장하고, LPE로 재성장하여 B-RWG LD를 제작하였다. 또한 ridge 폭을 5 $\mu\textrm{m}$와 7 $\mu\textrm{m}$로 하여 B-RWG LD를 제작하고 특성을 비교하여 보았다. 제작된 7 $\mu\textrm{m}$ B-RWG LD에서 광출력이 20㎽에 이를 때까지 고차모드 발진에 의한 kink현상이 일어나지 않았으며, 포화 광출력이 80 ㎽ 이상임을 확인하였다. 제작된 B-RWG LD가 측방향 단일모드로 동작함을 확인하기 위해 FFP을 측정한 결과, ridge 폭이 5 $\mu\textrm{m}$일 때는 2.7I$_{th}$ , ridge 폭이 7 $\mu\textrm{m}$일 때는 2.4I$_{th}$ 까지 단일모드로 동작함을 확인할 수 있다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 1994년도 추계학술대회 논문집
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• pp.86-89
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• 1994

This paper describes the fabrication and basic characteristics of a Si Hall device fabricated on a SOI(Si-on-insulator) structure. In which SOI structure was formed by SOB(Si-wafer direct bonding) technology and the insulator of the SOI structure was used as the dielectrical isolation layer of a Hall device. The Hall voltage and sensitivity of the implemented SDB SOI Hall devices showed good linearity with respectivity to the applied magnetic flux density and supple iud current. The product sensitivity of the SDB SOI Hall device was average 670 V/A$.$T and its value has been increased up to 3 times compared to that of bulk Si with buried layer of 10$\mu\textrm{m}$. Moreover, this device can be used at high-temperature, high-radiation and in corrosive environments.