• 한국정밀공학회지
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• 제29권5호
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• pp.563-571
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• 2012

In 3D integration package using TSV technology, bonding is the core technology for stacking and interconnecting the chips or wafers. During bonding process, however, warpage and high stress are introduced, and will lead to the misalignment problem between two chips being bonded and failure of the chips. In this paper, a finite element approach is used to predict the warpages and stresses during the bonding process. In particular, in-plane deformation which directly affects the bonding misalignment is closely analyzed. Three types of bonding technology, which are Sn-Ag solder bonding, Cu-Cu direct bonding and SiO2 direct bonding, are compared. Numerical analysis indicates that warpage and stress are accumulated and become larger for each bonding step. In-plane deformation is much larger than out-of-plane deformation during bonding process. Cu-Cu bonding shows the largest warpage, while SiO2 direct bonding shows the smallest warpage. For stress, Sn-Ag solder bonding shows the largest stress, while Cu-Cu bonding shows the smallest. The stress is mainly concentrated at the interface between the via hole and silicon chip or via hole and bonding area. Misalignment induced during Cu-Cu and Sn-Ag solder bonding is equal to or larger than the size of via diameter, therefore should be reduced by lowering bonding temperature and proper selection of package materials.

• The Korean Journal of Ceramics
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• 제3권4호
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• pp.274-278
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• 1997

(Ba, Sr) TiO$_3$(BST) thin films were prepared on RuO$_2$/Si substrates by rf magnetron sputtering and annealing was followed at temperatures ranging from 550 to 80$0^{\circ}C$ in $N_2$or $O_2$atmosphere. The effects of annealing conditions on the properties of BST film deposited on RuO$_2$bottom electrodes were investigated. It was found that the crystallinity. surface roughness, and grain size of BST films vary with the annealing temperature but they are not dependent upon the annealing atmosphere. The flat region in the current-voltage (I-V) curves of BST capacitors shortened with increasing annealing temperature under both atmospheres. This is believed to be due to the lowering of potential barrier caused by unstable interface and the increase of charge The shortening of the flat region by $O_2$annealing was more severe than that by $N_2$-annealing. As a result, there was no flat region when the films were annealed at 700 and 80$0^{\circ}C$ in $O_2$atmosphere. The dielectric properties of BST films were improved by annealing in either atmosphere. however, a degradation with frequency was observed when the films were annealed at relatively high temperature under $O_2$atmosphere.

• 대한전자공학회논문지SD
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• 제45권7호
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• pp.37-43
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• 2008

본 논문에서는 전하 펌프 방법 (Charge Pumping Method, CPM)를 이용하여 서로 다른 질화막 층을 가지는 N-Channel SANOS (Silicon-$Al_2O_3$-Nitride-Oxide-Silicon) Flash Memory Cell 트랜지스터의 트랩 특성을 규명하였다. SANOS Flash Memory에서 계면 및 질화막 트랩의 중요성은 널리 알려져 있지만 소자에 직접 적용 가능하면서 정화하고 용이한 트랩 분석 방법은 미흡하다고 할 수 있다. 기존에 알려진 분석 방법 중 전하 펌프 방법은 측정 및 분석이 간단하면서 트랜지스터에 직접 적용이 가능하여 MOSFET에 널리 사용되어왔으며 최근에는 MONOS/SONOS 구조에도 적용되고 있지만 아직까지는 Silicon 기판과 tunneling oxide와의 계면에 존재하는 트랩 및 tunneling oxide가 얇은 구조에서의 질화막 벌크 트랩 추출 결과만이 보고되어 있다. 이에 본 연구에서는 Trapping Layer (질화막)가 다른 SONOS 트랜지스터에 전하 펌프 방법을 적용하여 Si 기판/Tunneling Oxide 계면 트랩 및 질화막 트랩을 분리하여 평가하였으며 추출된 결과의 정확성 및 유용성을 확인하고자 트랜지스터의 전기적 특성 및 메모리 특성과의 상관 관계를 분석하고 Simulation을 통해 확인하였다. 분석 결과 계면 트랩의 경우 트랩 밀도가 높고 trap의 capture cross section이 큰 소자의 경우 전자이동도, subthreshold slop, leakage current 등의 트랜지스터의 일반적인 특성 열화가 나타났다. 계면 트랩은 특히 Memory 특성 중 Program/Erase (P/E) speed에 영향을 미치는 것으로 나타났는데 이는 계면결함이 많은 소자의 경우 같은 P/E 조건에서 더 많은 전하가 계면결함에 포획됨으로써 trapping layer로의 carrier 이동이 억제되기 때문으로 판단되며 simulation을 통해서도 동일한 결과를 확인하였다. 하지만 data retention의 경우 계면 트랩보다 charge trapping layer인 질화막 트랩 특성에 의해 더 크게 영향을 받는 것으로 나타났다. 이는 P/E cycling 횟수에 따른 data retention 특성 열화 측정 결과에서도 일관되게 확인할 수 있었다.

• ETRI Journal
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• 제33권1호
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• pp.13-17
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• 2011

A highly miniaturized on-chip $180^{\circ}$ hybrid employing periodic ground strip structure (PGSS) was realized on a silicon radio frequency integrated circuit. The PGSS was placed at the interface between $SiO_2$ film and silicon substrate, and it was electrically connected to top-side ground planes through the contacts. Owing to the short wavelength characteristic of the transmission line employing the PGSS, the on-chip $180^{\circ}$ hybrid was highly miniaturized. Concretely, the on-chip $180^{\circ}$ hybrid exhibited good radio frequency performances from 37 GHz to 55 GHz, and it was 0.325 $mm^2$, which is 19.3% of a conventional $180^{\circ}$ hybrid. The miniaturization technique proposed in this work can be also used in other fields including compound semiconducting devices, such as high electron mobility transistors, diamond field effect transistors, and light emitting diodes.

• 한국정보디스플레이학회:학술대회논문집
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• 한국정보디스플레이학회 2008년도 International Meeting on Information Display
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• pp.276-279
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• 2008

Air stable n-type organic field effect transistors (OFETs) based on CB60B are realized using a perfluoropolymer as the gate dielectric layer. The devices showed the field-effect mobility of $0.05\;cm^2P/V\;s$ in ambient air. Replacing the gate dielectric material by $SiO_2$ resulted in no transistor action in ambient air. Perfluorinated gate dielectric layer reduces interface traps significantly for the n-type semiconductor even in ambient air.

• 한국자기학회지
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• 제15권2호
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• pp.133-136
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• 2005

In the case of contacts between semiconductor and metal in semiconductor devices, they tend to be unstable because of thermal budget. To prevent these problems we deposited W-C-N diffusion barrier for preventing the interdiffusion between metal and semiconductor. The thickness of the barrier is $1,000{\AA}$ and the pressure is 3 mTorr during the deposition. In this work we coated LSMO (CMR material) on W-C-N diffusion barrier and then we studied the interface effects between LSMO layer and W-C-N diffusion barrier. We got results that the magnetic characteristics of LSMO thin film are still maintained after annealing at $800^{\circ}C$ for 3 hr because W-C-N thin diffusion barrier was prevented the diffusion of oxygen between LSMO and Si substrate.

• Journal of Information Display
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• 제13권4호
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• pp.151-157
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• 2012

A simple method of fabricating out-coupling structures was demonstrated via solution-processing to enhance light extraction from organic light-emitting diodes (OLEDs). Scattering layers were easily obtained by spin-coating an $SiO_2$ sol solution that contained $TiO_2$ particles. By introducing the scattering layer and the solution-processible corrugated structure as internal and external extraction layers, the OLEDs showed increased external quantum efficiency without a change in the electroluminescence spectrum compared to conventional devices. Using these solution-processible out-coupling structures, nearly all-solution-processed OLEDs with enhanced light extraction could be fabricated. The light extraction enhancement is attributed to the suppression by the out-coupling structures of the light-trapping that arose at the interface of the glass substrate and the air.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2013년도 제44회 동계 정기학술대회 초록집
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• pp.399-399
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• 2013

Metal silicides는 Si 기반의microelectronic devices의 interconnect와 contact 물질 등에 사용하기 위하여 그 형성 mechanism과 전기적 특성에 대한 연구가 많이 이루어지고 있다. 이 중 Rare-earth(RE) silicides는 저온에서 silicides를 형성하고, n-type Si과 낮은 Schottky Barrier contact (~0.3 eV)을 이룬다. 또한 낮은 resistivity와 Si과의 작은 lattice mismatch, 그리고 epitaxial growth의 가능성, 높은 thermal stability 등의 장점을 갖고 있다. RE silicides 중 ytterbium silicide는 가장 낮은 electric work function을 갖고 있어 n-channel schottky barrier MOSFETs의 source/drain으로 주목받고 있다. 또한 Silicon 기반의 CMOSFETs의 성능 향상 한계로 인하여 germanium 기반의 소자에 대한 연구가 이루어져 왔다. Ge 기반 FETs 제작을 위해서는 낮은 source/drain series/contact resistances의 contact을 형성해야 한다. 본 연구에서는 저접촉 저항 contact material로서 ytterbium germanide의 가능성에 대해 고찰하고자 하였다. HRTEM과 EDS를 이용하여 ytterbium germanide의 미세구조 분석과 면저항 및 Schottky Barrier Heights 등의 전기적 특성 분석을 진행하였다. Low doped n-type Ge (100) wafer를 1%의 hydrofluoric (HF) acid solution에 세정하여 native oxide layer를 제거하고, 고진공에서 RF sputtering 법을 이용하여 ytterbium 30 nm를 먼저 증착하고, 그 위에 ytterbium의 oxidation을 방지하기 위한 capping layer로 100 nm 두께의 TiN을 증착하였다. 증착 후, rapid thermal anneal (RTA)을 이용하여 N2 분위기에서 $300{\sim}700^{\circ}C$에서 각각 1분간 열처리하여 ytterbium germanides를 형성하였다. Ytterbium germanide의 미세구조 분석은 transmission electron microscopy (JEM-2100F)을 이용하였다. 면 저항 측정을 위해 sulfuric acid와 hydrogen peroxide solution (H2SO4:H2O2=6:1)에서 strip을 진행하여 TiN과 unreacted Yb을 제거하였고, 4-point probe를 통하여 측정하였다. Yb germanides의 면저항은 열처리 온도 증가에 따라 감소하다 증가하는 경향을 보이고, $400{\sim}500^{\circ}C$에서 가장 작은 면저항을 나타내었다. HRTEM 분석 결과, deposition 과정에서 Yb과 Si의 intermixing이 일어나 amorphous layer가 존재하였고, 열처리 온도가 증가하면서 diffusion이 더 활발히 일어나 amorphous layer의 두께가 증가하였다. $350^{\circ}C$ 열처리 샘플에서 germanide/Ge interface에서 epitaxial 구조의 crystalline Yb germanide가 형성되었고, EDS 측정 및 diffraction pattern을 통하여 안정상인 YbGe2-X phase임을 확인하였다. 이러한 epitaxial growth는 면저항의 감소를 가져왔으며, 열처리 온도가 증가하면서 epitaxial layer가 증가하다가 고온에서 polycrystalline 구조의 Yb germanide가 형성되어 면저항의 증가를 가져왔다. Schottky Barrier Heights 측정 결과 또한 면저항 경향과 동일하게 열처리 증가에 따라 감소하다가 고온에서 다시 증가하였다.

• 공학논문집
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• 제1권1호
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• pp.15-22
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• 1997

코디어라이트(2MgO.$2Al_2 O_3$.$5SiO_2$)계 유리와 겔을 일반 용융법과 졸겔법으로 제조하여 그 결정화 거동을 비교하여 보았다. 졸겔법으로 제조되는 겔의 치밀화 온도는 $810^{\circ}C$이었으며, IR결과 용융유리와 같은 구조를 가짐을 알 수 있었다. 겔의 결정화 개시온도는 $965^{\circ}C$이었으며, 핵형성제로서 10wt%의 $TiO_2$를 첨가한 용융유리의 $978^{\circ}C$ 보다 낮았다. 겔로부터의 결정상의 변화는 스피넬, $\beta$-석영고용 결정에서 $\alpha$-코디어라이트결정으로, 핵형성제로서 $TiO_2$를 넣은 용융유리에서는 (Mg,Al)TiOn 고용결정상과 $\beta$-석영고용결정에서 $\alpha$-코디어라이트로 전이하여감을 알 수 있었다. 핵형성제를 첨가한 용융유리의 결정화는 핵형성제로부터의 체적결정화였으며, 첨가하지 않은 경우는 $\beta$-석영고용결정으로부터의 표면결정화에 의해 결정화가 일어났으며, 겔로부터의 결정화는 치밀화과정에서 미립자사이에 생겨난 계면으로부터의 표면핵형성에 의한 내부 결정화과정을 거쳐 일어남을 알 수 있었다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1995년도 하계학술대회 논문집 C
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• pp.1248-1251
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• 1995

This paper reports some results of an experimental investigation of planar double injection magnetic sensors. The threshold voltage proved to be very sensitive to an applied magnetic field. The magnitude and direction of the threshold voltage variation depends on the field strength and its orientation with respect to the conduction chennel. The positively-directed field pushes the carriers into the bulk causing an increase in the threhold voltage. These results seem to agree with a path modulation due to Lorentz force. The application of a negative field causes a negative variation, which is dependent on the surface recombination velocity of the silicon-$SiO_2$ interface.