• Proceedings of the Korean Vacuum Society Conference
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• 2012.02a
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• pp.162-162
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• 2012

Sub 100 nm의 Complementary Metal-Oxide-Semiconductor (CMOS) 소자를 구동하기 위해서는 2.0 nm 이하의 $SiO_2$ oxide에 해당하는 전기적 특성이 요구된다. 그러나 2.0 nm 이하의 $SiO_2$에서는 누설 전류가 너무 크기 때문에 이를 대체하기 위해서 유전 상수 (dielectric permittivity)가 높은 $HfO_2$ (${\varepsilon}=25$), $Al_2O_3$, $HfO_2/Al_2O_3$ laminate 등의 high-k dielectric 물질들이 연구되고 있다[1]. High-k dielectric 물질의 전기적 특성은 박막 조성, 두께 및 전극과의 계면에 생성되는 계면 층이나 불순물(Impurity) 거동에 크게 의존하므로 High-k dielectric/전극(Metal or Si) 구조에서 조성 및 불순물의 거동에 대한 정확한 평가가 주요 쟁점으로 부각되고 있다. 이를 평가하기 위해 일반적으로 $Ar^+$ ion에 의한 depth profiling 분석이 진행되나 Oxygen 원자의 선택적 식각에 기인된 분석 깊이 분해능(Depth Resolution) 왜곡으로 계면 층의 형성이나 불순물의 거동을 정확하게 평가할 수 없다. 이러한 예로는 $Ta_2O_5$ 및 $SrBi_2Ta_2O_9$와 같은 다 성분 계 산화막에 $Ar^+$ ion 주사 시 발생하는 선택적인 식각(Preferential Sputtering) 때문에 박막의 실제 조성 및 거동을 평가하는 것은 어렵다고 보고된 바 있다[2,3]. 본 연구에서는 $90{\AA}$인 적층 $Hf_xO_y/Al_xO_y/Hf_xO_y$ 구조에서의 불순물 거동 분석 능력 확보 상 주요 인자인 깊이 분해능 개선을 Secondary Ion Mass Spectroscopy(SIMS)의 primary ion 종, impact energy 및 주사 각도를 변화시켜 ~1 nm 수준까지 구현하였다. 이러한 분석 깊이 분해능의 개선은 Low Impact Energy, 입사 이온의 glancing angle 및 Cluster ion 적용에 의존하며 이들 요인의 효과에 대해 비교/고찰하고자 한다.

• Proceedings of the Korean Vacuum Society Conference
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• 2010.02a
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• pp.219-219
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• 2010

기존의 플로팅 타입의 메모리는 소자의 소형화에 따른 인접 셀 간의 커플링 현상과 전계에 따른 누설전류의 증가 등과 같은 문제가 발생한다. 이에 대한 해결책으로서 전하 저장 층을 폴리실리콘에서 유전체를 사용하는 SONOS 형태의 메모리와 NFGM (Nano-Floating Gate Memory)연구가 되고 있다. 그러나 높은 구동 전압, 느린 쓰기/지우기 속도 그리고 10년의 전하보존에 대한 리텐션 특성을 만족을 시키지 못하는 문제가 있다. 이러한 문제를 해결 하고자 터널베리어를 엔지니어링 하는 TBM (Tunnel Barrier Engineering Memory) 기술에 대한 연구가 활발히 진행 중이다. TBM 기술은 터널 층을 매우 얇은 다층의 유전체를 사용하여 전계에 따른 터널베리어의 민감도를 증가시킴으로써 빠른 쓰기/지우기 동작이 가능하며, 10년의 전하 보존 특성을 만족 시킬 수 있는 차세대 비휘발성 메모리 기술이다. 또한 고유전율 물질을 터널층으로 이용하면 메모리 특성을 향상 시킬 수가 있다. 일반적으로 TBM 기술에는 VARIOT 구조와 CRESTED 구조로 나눠지는데 본 연구에서는 두 구조의 장점을 가지는 Staggered tunnel barrier 구조를 $Si_3N_4$와 HfAlO을 이용하여 디자인 하였다. 이때 HfO2와 Al2O3의 조성비는 3:1의 조성을 갖는다. $Si_3N_4$와 HfAlO을 각각 3 nm로 적층하여 리세스(Recess) 구조의 트랜지스터를 제작하여 차세대 비휘발성 메모리로써의 가능성을 알아보았다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.44 no.5
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• pp.8-14
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• 2007

In this paper, $HfO_2$/Hf stacked film has been applied as the gate dielectric in MOS devices. The $HfO_2$ thin film was deposited on p-type (100) silicon wafers by atomic layer deposition (ALD) using TEMAHf and $O_3$ as precursors. Prior to the deposition of the $HfO_2$ film, a thin Hf metal layer was deposited as an intermediate layer. Round-type MOS capacitors have been fabricated on Si substrates with 2000${\AA}$-thick Al or Pt top electrode. The prepared film showed the stoichiometric components. At the $HfO_2$/Si interface, both Hf-Si and Hf-Si-O bonds were observed, instead of Si-O bond. The sandwiched Hf metal layer suppressed the growing of $SiO_x$ layer so that $HfSi_xO_y$ layer was achieved. It seems that the intermediate Hf metal layer has a benefit for the enhancement of electric characteristics of gate dielectric in $HfO_2$/Si structure.

• Transactions on Electrical and Electronic Materials
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• v.15 no.5
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• pp.241-244
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• 2014

Charge trap flash memory capacitors incorporating $(HfO_2)_x(Al_2O_3)_{1-x}$ film, as the charge trapping layer, were fabricated. The effects of the charge trapping layer composition on the memory characteristics were investigated. It is found that the memory window and charge retention performance can be improved by adding Al atoms into pure $HfO_2$; further, the memory capacitor with a $(HfO_2)_{0.9}(Al_2O_3)_{0.1}$ charge trapping layer exhibits optimized memory characteristics even at high temperatures. The results should be attributed to the large band offsets and minimum trap energy levels. Therefore, the $(HfO_2)_{0.9}(Al_2O_3)_{0.1}$ charge trapping layer may be useful in future nonvolatile flash memory device application.

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 2002.07a
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• pp.362-365
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• 2002

Hf thin films were deposited on bottom metal using a RF magnetron sputtering method followed by oxidation and annealing in O$_2$ and N$_2$ ambient, respectively. Various top metal electrodes (i.e., Al, Au, and Cu) were deposited by evaporation, and their roles on physical and electrical properties were investigated. Using the XRD, SEM and AFM techniques, we confirmed that the grain size of HfO$_2$ thin films enlarges as a function of oxidation temperature, increasing dielectric constant. However, other electrical properties (e.g., tan) deteriorateas a consequence. The dielectric constant and tan of HfO$_2$ thin films oxidized at 500 $^{\circ}C$ were 17-25 and 3${\times}$10-3 - 2x10-2, respectively, in the frequency range of 1 Hz to 1 MHz. The leakage current density was less than 1${\times}$10-8A/cm2 up to 0.7 MV/cm. In addition, electrical properties of HfO$_2$ thin films (e.g., the dielectric constant, leakage current and tan $\delta$) depend on top metal electrode. We showed that Al top metal electrode results in the best result.

• Journal of the Korean Ceramic Society
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• v.27 no.3
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• pp.369-382
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• 1990

ZrO2-Toughened Alumina-Ceramics(ZTA) with Cr2O3 and HfO2 as addition were synthesized by assintering method for solid solution of Al2O3/Cr2O3 and ZrO2/HfO2, and were prepared by pressureless sintering at 1$600^{\circ}C$. The effects of Cr2O3 and HfO2 on the thermal and mechanical properties, the sintering mechanism, and the wearness between theory and experiment were investigated. Among three kinds of mechanisms such as stress-induced transformation, microcracking, and crack deflection it contributed to the ZTA system with a few exceptons according to composite. We show that wearness can be estimated sufficiently by HV and KIC through theory and experiment.

• Proceedings of the Korean Vacuum Society Conference
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• 2010.08a
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• pp.191-192
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• 2010

높은 유전상수를 가지는 터널 장벽물질 들은 플래쉬메모리 및 나노 부유게이트 메모리 소자에서 터널의 두께 및 밴드갭 구조의 변형을 통하여 단일층의 $SiO_2$ 터널장벽에 비하여 동작속도를 향상시키고 누설전류를 줄이며 전하보존 특성을 높여줄 수 있다.[1-3] 본 연구에서는 $Al_2O_3/HfO/Al_2O_3$구조의 고 유전체 터널장벽을 사용하여 $WSi_2$ 나노입자를 가지게 되는 metal-oxide-semiconductor(MOS)구조의 커패시터를 제작하여 전기적인 특성을 확인하였다. p형 (100) Si기판 위에 $Al_2O_3/HfO/Al_2O_3$ (AHA)의 터널장벽구조를 원자층 단일 증착법을 이용하여 $350^{\circ}C$에서 각각 2 nm/1 nm/3 nm 두께로 증착시킨 다음, $WSi_2$ 나노입자를 제작하기 위하여 얇은 $WSi_2$ 박막을 마그네트론 스퍼터링법으로 3 - 4 nm의 두께로 증착시켰다. 그 후 $N_2$분위기에서 급속열처리 장치로 $900^{\circ}C$에서 1분간의 열처리과정을 통하여 AHA로 이루어진 터널 장벽위에 $WSi_2$ 나노입자들이 형성할 수 있었다. 그리고 초 고진공 마그네트론 스퍼터링장치로 $SiO_2$ 컨트롤 절연막을 20 nm 증착하고, 마지막으로 열 증기로 200 nm의 알루미늄 게이트 전극을 증착하여 소자를 완성하였다. 그림 1은 AHA 터널장벽을 이용한 $WSi_2$ 나노 부유게이트 커패시터 구조의 1-MHz 전기용량-전압 특성을 보여준다. 여기서, ${\pm}3\;V$에서 ${\pm}9\;V$까지 게이트전압을 점차적으로 증가시켰을 때 메모리창은 최대 4.6 V로 나타났다. 따라서 AHA의 고 유전체 터널층을 가지는 $WSi_2$ 나노입자 커패시터 구조가 차세대 비 휘발성 메모리로서 충분히 사용가능함을 보였다.

• Journal of IKEEE
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• v.25 no.1
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• pp.1-9
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• 2021

In this paper, a 4H-SiC UMOSFET was studied which is suitable for high voltage and high current applications. In general, SiO2 is a material most commonly used as a gate dielectric material in SiC MOSFETs. However, since the dielectric constant value is 2.5 times lower than 4H-SiC, it suffers a high electric field and has poor characteristics in the SiO2/SiC junction. Therefore, the static characteristics of a device with high-k material as a gate dielectric and a device with SiO2 were compared using TCAD simulation. The results show BV decreased, VTH decreased, gm increased, and Ron decreased. Especially when the temperature is 300K, the Ron of Al2O3 and HfO2 decreases by 66.29% and 69.49%. and at 600K, Ron decreases by 39.71% and 49.88%, respectively. Thus, Al2O3 and HfO2 are suitable as gate dielectric materials for high voltage SiC MOSFET.

• Proceedings of the Korean Ceranic Society Conference
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• 2003.04a
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• pp.35.1-35
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• 2003

• Proceedings of the Korean Ceranic Society Conference
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• 2003.04a
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• pp.37.2-37
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• 2003