권호 표지

한국통신학회논문지 (The Journal of Korean Institute of Communications and Information Sciences) (The Journal of Korean Institute of Communications and Information Sciences)

한국통신학회 (The Korean Institute of Commucations and Information Sciences)

  • 월간
  • /
  • 1226-4717(pISSN)
  • /
  • 2287-3880(eISSN)

Aim & Scope

한국통신학회 논문지는 정보, 통신, 네트워크 및 융합 기술에 관련된 주제를 다루는 전문 학술지입니다. 정보, 통신, 네트워크 및 융합 기술에 관련된 새로운 개념, 이론, 기술과 응용까지 논문에서 다루는 주제에 따라 일반논문(통신이론 및 시스템/네트워크 및 서비스/융합기술/구현논문), 특집논문으로 분류하여 발행되고 있습니다. 일반논문에서 다루어지는 주제어는 다음 홈페이지에서 볼 수 있습니다. [J-KICS(A,B,C,D) Keywords] *일반 물리계층분야 (A) : 통신/정보이론, 정보통신 시스템(특히, 물리계층 및 링크계층)과 관련된 주제를 중심으로 하고, 이외에도 정보통신 시스템의 응용으로서의 다양한 신호 및 정보처리, 이동체 기술 등의 주제에 대해서도 포괄적으로 논문을 모집/출판하고 있습니다. 상위계층분야 (B) : 다양한 네트워크의 MAC계층, 네트워크 계층, 전달 계층 그리고 어플리케이션 계층에 관련된 주제를 중심으로 하는 전문 학술지로서 이외에도 다양한 유무선통신 네트워크의 제어 기능, 이동성 관리 기능, 전력 관리 기능 등의 주제를 포함하는 논문을 모집/출판하고 있습니다. 융합분야 (C) : 통신 및 네트워크 전 분야 및 ICT 융합 분야를 망라하며 논문을 모집/출판하고 있습니다. 구현분야 (D) : 통신 및 융합분야 시스템의 설계 및 구현에 관련된 주제를 중심으로 하고 있으며 이외에도 정보통신과 관련된 여러 가지 다양한 시스템의 응용 및 적용 등의 주제에 대해서도 포괄적으로 논문을 모집/출판하고 있습니다. *특집 매월 특집 주제에 관한 논문을 출판하고 있습니다. 주제는 통신 및 네트워크 전 분야 및 ICT 융합 분야를 망라하며 이 중 현재 연구가 활발한 분야, 미래 유망 분야를 선정하여 매월 특집 주제로 선정하게 되며 선정된 특집 주제에 맞는 초청 편집장 및 초청 편집위원을 구성하여 논문을 모집, 출판을 하고 있습니다. 특집 주제, 논문 투고 일정 및 방법은 한국통신학회 홈페이지에 안내가 되며 투고 논문은 6주 이내의 긴급 심사를 통하여 게재 승인된 논문은 게재 일정에 따라 출판이 되게 됩니다.

https://www.kics.or.kr/home/kor/article/submission/submission_00.asp KSCI KCI

제33권4C호

  1. 박동혁;이재진 299
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    수직자기기록 채널에서는 PRML(Partial-Response Maximum Likelihood) 검출방법이나 NPML(Noise-Predictive Maximum Likelihood) 검출방법을 이용한 방식으로 더 이상의 성능 향상을 기대하기 힘들게 되었다. 따라서 LDPCO(Low-Density Parity-Check) 부호를 이용한 성능의 향상을 기대하게 되었는데, 본 논문에서는 메시지 전달 방식을 이용한 채널 검출기와 LDPC 부호를 결합시켜 병렬적으로 채널 반복복호를 수행하여 수직자기기록 채널에서의 성능을 보았다. 또한 메시지 전달 방식의 채널 검출기의 구현 복잡도를 근사화 방식을 이용하여 간단히 하였다.
  2. 이재균;박재훈;이채욱 305
    PDF KSCI
    본 논문에서는 실시간 자동차 환경에서 VSSNLMS(variable step size normalized least mean square)를 이용하여 적응 잡음 제거 알고리즘을 제안한다. 기본적인 ANC(adaptive noise canceller)알고리즘인 LMS알고리즘은 알고리즘의 간단성 때문에 가장 많이 사용되고 있다. 그러나 LMS알고리즘은 수렴율과 실시간 환경에서의 정확성 사이에서 문제를 가지고 있다. 이러한 문제를 풀기 위해, 비정장성 환경에서 잡음제거를 위해 VSSLMS알고리즘이 사용된다. 본 논문에서 실시간 데이터 입력 시스템을 사용하여 컴퓨터 시뮬레이션 함으로써, VSSLMS알고리즘이 LMS알고리즘에 비해 수렴율과 정확성 이 모두에 더 효율적이라는 것을 입증한다.
  3. 윤근수;문용호;김재호 312
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    H.264/AVC에서 부호화 효율 개선을 위해 매크로 블록 기반 적응 보간 방법이 고려되어졌다. 이 방법에서 필터 선택 기준은 비트율과 왜곡 항들이 고려하여 좋은 성능을 발휘하지만 아직 개선의 여지를 남겨두고 있다. 따라서 본 논문에서는 기존 방법보다 높은 부호화 효율 개선을 위해 움직임 벡터와 예측 에러에 대한 두 가지 비트율과 복원 에러를 고려하여 새로운 필터 선택 기준을 제안한다. 부가적으로 선택된 필터 정보 전송을 위한 오버헤더 (overhead)를 줄이는 알고리듬을 나타낸다. 실험 결과는 제안 방법이 기존 방법에 비하여 우수한 성능을 보이고 H.264/AVC에 비해 전체 비트율이 평균 5.19% (참조 프레임: 1개)와 5.14% (참조 프레임: 5개) 절감된다.
  4. 진순종;박상준;정제창 321
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    H.264/AVC 비디오 부호화 표준은 MPEG-2, H.263 또는 MPEG-4와 같은 기존의 비디오 부호화 표준과 비교하여 상당한 부호화 효율의 향상을 제공한다. 부호화 효율의 향상을 수행하기 위해서 H.264/AVC는 매크로블록 단위로 최적의 움직임 벡터, 참조 화면, 매크로블록 모드를 선택하는데 있어서 율-왜곡 최적화 (Rate-distortion optimization) 기법을 이용한다. 결과적으로 높은 부호화 효율을 제공함과 동시에 복잡도 역시 상당히 증가하였다. 본 논문에서는 화면 내 부호화 모드들에서 나타나는 주파수 특성의 제약 조건들을 이용하여 고속 화면 내 모드 선택 방법을 제안한다. 먼저 영상의 주파수 해석을 통해 H.264/AVC의 화면 내 모드 별 특성을 살펴본다. 다음 제안하는 주파수 에러 비용 (Frequency Error Cost, FEC)을 계산하여 최소 비용을 가지는 모드와 그 주변 모드 2개만을 후보 모드로 선택하고 후보 모드의 율-왜곡 비용만을 계산하여 최적의 화면 내 모드를 결정하여 복잡도를 감소시킨다. 실험 결과는 제안하는 방법이 H.264/AVC와 비교하여 비슷한 율-왜곡 성능을 보이면서 복잡도를 상당히 감소시킴을 보여준다.
  5. 정혁구 330
    PDF KSCI
    본 논문은 IEEE802.11n 시스템의 패킷 검출에 필요한 알고리즘을 제안한다. IEEE802.11n 시스템은 다중 송수신 안테나 시스템으로서 IEEE802.11a 시스템에서 적용되는 알고리즘과 달리 다중 수신부에서 적용 가능한 결합 기법을 고려하여 적용하여야 한다. 따라서 본 논문에서는 단일 송수신 안테나 시스템에서 사용하는 이중 슬라이딩 윈도우 알고리즘과 지연 후 상관 알고리즘을 다중 수신 안테나 결합 알고리즘과 하이브리드하게 결합하여 패킷 검출부 알고리즘을 제시하고, 각각의 성능을 11n 환경에서 모의 실험하고 그 결과를 제시하였다.
  6. 현승헌;최승원 336
    PDF KSCI
    본 논문에서는 신호의 반 파장 간격으로 안테나 소자를 배치한 빔형성 시스템에서 다이버시티 이득을 얻을 수 있는 빔형성 알고리즘을 제안한다. 제안된 알고리즘은 수신 신호 공간을 스팬(span)하는 고유 벡터들을 이용하여 빔형성 한다. 본 논문에서는 채널 추정을 위한 최적의 고유 공간 차수를 정하기 위한 기준도 제안한다. 제안된 알고리즘을 적용한 빔형성 시스템은 기존의 빔형성 시스템과는 달리 각 퍼짐이 증가함에 따라 다이버시티 이득을 얻어 그 성능이 개선된다. 본 논문은 제안된 알고리즘의 설명과 함께 다양한 컴퓨터 시뮬레이션을 통한 제안 알고리즘의 성능 분석을 제공한다.
  7. 김창훈;남인길 342
    PDF KSCI
    본 논문에서는 암호 응용을 위한 $CF(2^m)$상의 새로운 디지트 시리얼 시스톨릭 곱셈기를 제안한다. 제안된 곱셈기는 연속적인 입력 데이터에 대해 ${\lceil}m/D{\rceil}$ 클럭 사이클마다 곱셈 결과를 출력한다. 여기서 D는 선택된 디지트 크기이다. 기존에 제안된 구조들은 선형의존성 때문에 디지트 크기 D가 증가하면 최대 처리기 지연시간 역시 선형으로 증가하지만 제안된 곱셈기는 이진트리 형태의 내부 구조를 가지기 때문에 D에 대해 로그단위로 증가한다. 따라서 제안된 구조는 기존에 제안된 디지트 시리얼 시스톨릭 곱셈기에 비해 계산지연을 상당히 감소시킨다. 뿐만 아니라 제안된 곱셈기는 규칙성, 모듈성, 단방향 신호 흐름의 특성을 가지기 때문에 VLSI 구현에 매우 적합하다.