이진수 시스템에서는 하드웨어 구현, 연산속도 등에 따라 음수와 양수를 나타내는 여러 가지 수 표현법이 있다. 그 중에서 한 비트로 부호를 정하고 나머지 비트들로 절대값을 표현하는 부호화-절대값 표현법은 간단하고 부호비트를 변환 시키는 것만으로 음수를 구할 수 있다. 그러나 부호화-절대값 표현법에서 실제 계산은 연산과 연산자들의 부호에 따른 절대값 비교를 필요로 한다. 간단한 구조에서 두 부호화-절대값 수의 덧셈, 뺄셈 연산기는 비교기와 선택적인 보수기, 덧셈기로 구성된다. 본 논문에서는 명시적인 비교기 사용 없이 두 수의 차이를 구할 수 있는 회로를 설계하고 이 회로를 이용하여 두 부호화-절대값으로 표현되는 수의 덧셈/뺄셈을 수행하는 가/감산기 설계하였다.

본 논문에서는 PMOLED(passive matrix organic light emitting diodes) 데이터 구동회로의 전류 편차를 보상하는 새로운 구조의 회로를 제안한다. 일반적인 PMOLED 데이터 구동 회로의 경우 MOS(metal oxide semiconductor) 공정 변화에 의해서 발생하는 데이터 구동 회로 출력단의 전류 편차는 보상 할 수 없으나, 제안된 데이터 구동회로는 출력단의 전류 편차를 보상하여 균일한 값의 전류를 OLED 패널(panel)에 인가 할 수 있다. 제안하는 회로는 종래의 데이터 출력 회로에 스위칭 트랜지스터를 추가하여 데이터 출력 전류용 회로를 공통 연결선에 연결함으로써 공정 변화에 의한 출력 전류의 편차를 최소화 할 수 있다. 제안한 회로는 $128(RGB){\times}128$의 해상도를 지원하는 PMOLED 패널을 기준으로 설계 하였고, 구동 회로 개발에 이용된 공정은 0.35um이다. 실험 결과 제안한 데이터 구동회로의 출력 전류는 1%대의 오차를 갖는 반면, 종래의 데이터 구동회로의 경우 출력 전류는 9% 대로 심한 변화를 나타내었다. 본 논문에서 제안한 PMOLED 데이터 구동회로를 이용할 경우 고화질의 OLED 디스플레이 구현이 가능하여 고 품위의 디스플레이 특성을 요구하는 휴대용 디스플레이 기기에 적용 할 수 있다.

현대 반도체의 소형화 및 고성능화로 인해 반도체 테스팅 분야는 다양한 문제점에 봉착하고 있다. 이중 연결선에 대한 signal integrity 문제는 SoC와 같은 고집적 회로에서 반드시 해결해야할 문제이다. 본 논문에서는 연결선의 signal integrity 테스트를 위한 효과적인 테스트 패턴 적용 방안을 제안한다. 제안하는 테스트 패턴은 경계 주사 구조를 통해 적용 가능하며, 상당히 짧은 테스트 시간으로 매우 효과적인 테스트를 수행할 수 있다.

본 논문에서는 비선형 패턴 분류를 위해 FPGA 칩에 신경회로망을 구현하였다. 병렬처리 연산을 위해 순방향 신경회로망이 구현 되었다. 신경망의 학습을 off-line으로 한 다음에 가중치 값들을 저장하여 사용한다. 예로서, AND와 XOR 논리의 패턴 구분이 수행된다. 실험결과를 통해 FPGA에 구현된 신경회로망이 잘 작동하는 것을 검증하였다.

이번 논문은 implantable cardiac 페이스메이커의 검출 단 로서 저전압, 저전력 단일-비트 삼차 델타-시그마 모듈레이터를 구현하였다. 1V이하의 전원 전압에서 효과적으로 동작하기 위하여 distributed feedforward구조와 벌크-드리븐 OTA를 활용하였다. 설계된 모듈레이터는 0.8V의 전원 전압에서 49dB의 dynamic range를 가지면서 816nW의 파워를 소모하였다. 파워 소모를 획기적으로 줄임으로서 페이스메이커뿐만 아니라 제한된 배터리에서 동작하는 implantable 의료 기기에서 다양한 활용이 가능할 것으로 생각된다. 본 모듈레이터의 칩 크기는 $1000{\mu}m{\times}500{\mu}m$로서 $0.18{\mu}m$ CMOS standard 공정으로 제작되었다.

본 논문에서는 곱셈기나 필터 등에서 연산을 위해 부분곱을 더할 때 더해질 변수를 그룹화하여 연산기를 설계하는 방법을 제시한다. 제안한 그룹화 알고리즘을 사용하면 기존의 full adder cell이 간단한 로직회로로 대치되고 이에 따라 면적, 전력소모, 속도면에서 효율적인 디자인이 가능하다. 제안한 방법을 7bit, 8bit 제곱기 및 FIR 필터에 사용되는 precomputer 블록에 적용한 결과 기존의 방법 보다 면적, 전력소모, 속도에서 각각 {22.1%, 20.1%, 14%}, {24.7%, 24.4%, 6.7%}, {63.6%, 34.4%, 9.8%} 의 이득 있음을 보인다.

본 논문에서는 Ant Colony Optimization(ACO)을 이용하여 Single-Error Correcting & Double-Error Detecting(SEC-DED)을 제공하는 메모리 ECC 체커 회로의 소비전력을 절감하는 방안을 제시한다. H-매트릭스를 통해 구현되는 SEC-DED 코드인 Hsiao 코드의 대칭성과 H-매트릭스 구성상의 높은 자유도를 이용하여 회로의 면적, 딜레이에 영향을 주지 않고 최소의 비트 트랜지션이 일어나도록 H-매트릭스를 최적화한다. 실험을 통하여 H-매트릭스의 최적화를 위한 ACO 매핑과 파라메터의 설정을 알아보고 이의 구현 결과를 랜덤 매트릭스 구성을 통한 방식 및 기존의 GA알고리즘을 이용한 최적화 방식과 비교하여 소비 전력이 기존의 방식에 비해 절감될 수 있음을 보여준다.

본 논문에서는 $0.35-{\mu}m$ CMOS 공정을 이용 $8{\sim}10.9$ GHz 밴드를 갖는 새로운 구조의 LC VCO를 설계 제안하였다. 이 회로 구성은 LC 탱크 기반의 전형적인 NMOS, PMOS cross-coupled 쌍을 병렬로 구성한 새로운 구조로 상보적인 NMOS와 PMOS 꼬리 전류와 같은 MOS cross-coupled쌍과 출력 버퍼로 구성하였다. 본 논문에서 제시한 구조로 설계된 LC VCO는 8GHz에서 10.9GHz까지로 29%의 증가된 튜닝 범위와 6.48mV의 낮은 전력소모를 가지는 것을 확인하였고 이의 core size는 $270{\mu}m{\times}340{\mu}m$, 시뮬레이션을 통한 VCO의 위상잡음은 1MHz와 10MHz offset에서 각각 -117dBc/Hz와 -137dBc/Hz이다. FOM은 10GHz의 중심 주파수으로 부터 1MHz offset에서 -189dBc/Hz를 가진다. 제안한 설계방법은 10Gb/s급의 클럭과 데이터 복원회로 그리고 SONET 통신응용에 매우 유용하다.

본 논문에서는 WCDMA 통신용 송신기에 적용 가능한 12비트 1GS/s 전류구동 방식의 혼합형 DAC를 설계하였다. 제안된 DAC는 혼합형 구조로써 하위 4비트는 이진 가중치 구조, 중간비트와 상위비트는 4비트 온도계 디코더 구조로 12비트를 구성하였다. 제안된 DAC는 혼합형 구조에서 발생되는 지연시간에 따른 성능 저하를 개선하기 위해 지연시간보정 회로를 사용하였다. 지연시간보정 회로는 위상주파수 검출기, 전하펌프, 제어회로로 구성되어 이진 가중치 구조와 온도계 디코더 구조에서 발생하는 지연시간을 감소시킨다. 제안한 DAC는 CMOS $0.18{\mu}m$ 1-poly 6-metal n-well 공정을 사용하여 제작되었고 측정된 INL/DNL은 ${\pm}0.93LS/$ 0.62LSB 이하로 나타났다. 입력 주파수 1MHz에서 SFDR은 약 60dB로 측정되었고 SNDR은 51dB로 측정되었다. 단일 DAC의 전력소모는 46.2mW로 나타났다.

고성능 영상 압축 알고리즘으로서 널리 사용되고 있는 H.264 디코더의 디블록킹(Deblocking) 필터는 복호된 영상의 블록화 현상을 제거함으로써 영상의 질을 높이는 역할을 하는데 연산량이 많은 유닛중 하나이다. 본 논문에서는 효율적인 디블록킹 필터 설계를 위해 파이프라인 구조 및 1-D 필터를 사용하고 효율적인 메모리 관리를 통해 하드웨어 면적과 연산 사이클 수를 줄이고 H.264 디코더의 성능을 향상시킬 수 있는 하드웨어 구조를 제안한다. 제안된 구조에서는 픽셀의 재배치를 통해 동일한 1-D 필터를 이용하여 수직방향의 필터연산과 수평방향의 필터연산을 모두 지원한다. 또한 4 개의 메모리 블록 구조를 이용하여 현재 매크로블록의 픽셀과 인접한 다른 매크로블록의 픽셀의 접근 및 저장을 효율적으로 할 뿐만 아니라 필터 연산중에 움직임 보상기의 출력 픽셀을 저장하여 디블록킹 필터와 움직임 보상기 사이의 병목현상을 제거하였다. 이를 통해 디블록킹 필터에 관련된 메모리의 크기를 최소화하고 H.264 디코더의 성능을 향상시키는 이점을 얻을 수 있다. 제안된 디블록킹 필터는 Verilog-HDL을 이용하여 설계하고 FPGA를 통해 검증하였다. 합성 결과 77 MHz에서 HD 영상 디코딩이 가능함을 확인하였다.