Journal of Advanced Navigation Technology (한국항행학회논문지)

The Korean Navigation Institute (한국항행학회)
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Design of Crypto-processor for Internet-of-Things Applications

사물인터넷 응용을 위한 암호화 프로세서의 설계

  • Ahn, Jae-uk (School of Electronics and Information Engineering, Korea Aerospace University) ;
  • Choi, Jae-Hyuk (School of Electronics and Information Engineering, Korea Aerospace University) ;
  • Ha, Ji-Ung (School of Electronics and Information Engineering, Korea Aerospace University) ;
  • Jung, Yongchul (School of Electronics and Information Engineering, Korea Aerospace University) ;
  • Jung, Yunho (School of Electronics and Information Engineering, Korea Aerospace University)
  • 안재욱 (한국항공대학교 항공전자정보공학부) ;
  • 최재혁 (한국항공대학교 항공전자정보공학부) ;
  • 하지웅 (한국항공대학교 항공전자정보공학부) ;
  • 정용철 (한국항공대학교 항공전자정보공학부) ;
  • 정윤호 (한국항공대학교 항공전자정보공학부)
  • Received : 2019.03.06
  • Accepted : 2019.04.22
  • Published : 2019.04.30
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Abstract

Recently, the importance for internet of things (IoT) security has increased enormously and hardware-based compact chips are needed in IoT communication industries. In this paper, we propose low-complexity crypto-processor that unifies advanced encryption standard (AES), academy, research, institute, agency (ARIA), and CLEFIA protocols into one combined design. In the proposed crypto-processor, encryption and decryption processes are shared, and 128-bit round key generation process is combined. Moreover, the shared design has been minimized to be adapted in generic IoT devices and systems including lightweight IoT devices. The proposed crypto-processor was implemented in Verilog hardware description language (HDL) and synthesized to gate level circuit in 65nm CMOS process, which results in 11,080 gate counts. This demonstrates roughly 42% better than the aggregates of three algorithm implementations in the aspect of gate counts.

최근 IoT 산업에서 보안의 중요성이 증가하고 있으며, IoT (internet of things) 통신 산업에서는 소형의 하드웨어 칩이 필요하다. 이를 위해 본 논문에서는 대표적인 블록 암호 알고리즘인 AES (advanced encryption standard), ARIA (academy, research, institute, agency)와 CLEFIA를 통합한 저면적 암호화 프로세서를 제안한다. 제안하는 암호화 프로세서는 128 비트 기반으로 라운드 키 생성 과정과 암호화 및 복호화 과정을 하나로 공유하였으며, 각각 알고리즘의 구조를 공유 시켜 면적을 축소하였다. 더불어, 경량 IoT 기기를 포함한 대부분의 IoT 기기나 시스템에 적용이 가능하도록 구현하였다. 본 프로세서는 Verilog HDL (hardware description language)로 기술되었고65nm CMOS 공정을 통해 논리 합성하여 11,080개의 논리 게이트로 구현 가능함을 확인하였다. 결과적으로 각 알고리즘 개별 구현 대비 gate 수 총계에서 약42%의 이점을 보인다.

Keywords

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그림 1. AES 알고리즘의 흐름도 Fig. 1. Flow of AES algorithm.

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그림 2. ARIA 알고리즘의 흐름도 Fig. 2. Flow of ARIA algorithm.

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그림 3. CLEFIA 알고리즘의 흐름도 Fig. 3. Flow of CLEFIA algorithm.

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그림 4. CLEFIA의 F0의 블록도 Fig. 4. Block diagram of F0 of CLEFIA.

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그림 5. CLEFIA의 F1의 블록도 Fig. 5. Block diagram of F1 of CLEFIA.

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그림 6. 제안된 암호화 프로세서의 하드웨어 구조도 Fig. 6. Hardware architecture of the proposed crypto-processor.

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그림 7. SU의 구조도 Fig. 7. Block diagram of the SU.

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그림 8. DU의 구조도 Fig. 8. Block diagram of the DU.

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그림 9. 로직 시뮬레이션 결과 Fig. 9. Logic simulation results.

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그림 10. FPGA 플랫폼 기반 구현 암호화 결과 (입력 : 00112233 445566778899AABBCCDDEEFF) Fig. 10. Results of encryption based on FPGA platform (Input : 00112233445566778899AABBCCDDEEFF).

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그림 11. FPGA 플랫폼 기반 구현 복호화 결과 (입력 : 69C4E0D 86A7B0430D8CDB78070B4C55A) Fig. 11. Results of encryption based on FPGA platform (Input : 69C4E0D86A7B0430D8CDB78070B4C55A)

표 1. 제안된 암호화 프로세서의 논리 합성 결과 Table 1. Logic synthesis results of the proposed crypto processor.

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