The Journal of Korea Institute of Information, Electronics, and Communication Technology (한국정보전자통신기술학회논문지)

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Spur Reduced PLL with ΔΣ Modulator and Spur Reduction Circuit

델타-시그마 변조기와 스퍼 감소 회로를 사용하여 스퍼 크기를 줄인 위상고정루프

  • Choi, Young-Shig (Department of Electronic Engineering, Pukyong National University) ;
  • Han, Geun-Hyeong (Department of Electronic Engineering, Pukyong National University)
  • Received : 2018.09.18
  • Accepted : 2018.10.12
  • Published : 2018.12.29
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Abstract

A novel PLL with a delta-sigma modulator and a spur reduction circuit is proposed. delta-sigma modulator makes the LF remove noise easily by moving the spur noise to a higher frequency band. Therefore, the magnitude of spur can be reduced the reasonable bandwidth. The spur reduction circuit reduces the spur size by reducing the LF voltage change generated during the period of reference signal. The spur reduction circuit is designed as simple as possible not to increase the size of PLL. The proposed PLL with the previous two techniques is designed with a supply voltage of 1.8V in a 0.18um CMOS process. Simulation results show an almost 20dB reduction in the magnitude of spur. The spur reduced PLL can be used in narrow bandwidth communication system.

스퍼의 크기를 줄이기 위해 델타-시그마 변조기와 스퍼감소회로가 도입된 위상고정루프(PLL)를 제안하였다. 델타-시그마 변조기는 스퍼 잡음을 높은 주파수 대역으로 이동시켜 루프필터가 잡음 제거를 쉽게 할 수 있도록 해준다. 이는 위상고정루프의 대역폭을 적절히 조절하면 스퍼 크기를 크게 감소시킬 수 있다. 스퍼감소회로는 한주기당 발생하는 루프필터 전압변화를 작게 하여 스퍼 크기가 감소되도록 한다. 제안한 스퍼감소회로는 위상고정루프의 크기에 거의 영향이 없을 정도로 간단하게 설계하였다. 이 두 가지 방법을 사용한 제안된 위상고정루프는 $0.18{\mu}m$ CMOS 공정에서 1.8V의 공급전압으로 설계되었으며, 시뮬레이션을 통해 제안된 위상고정루프의 스퍼 크기가 거의 20dB 감소된 것을 확인하였다. 스퍼의 크기가 크게 감소된 위상고정루프는 대역폭이 좁은 통신시스템에 크게 활용될 수 있다.

Keywords

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그림 1. 위상고정루프의 위상이 고정된 후 나타나는 루프필터 전압파형. Fig. 1. Loop filter voltage variation waveform after PLL is locked.

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그림 4. (a) VCO와 SRC로 구성된 2차 LF선형 부궤환 회로 (b) SRC 역할 Fig. 4. (a) linear feedback circuit with Second-order loop filter consisting of VCO and SRC. (b) SRC operation process.

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그림 5. DSM 신호 타이밍도 Fig. 5. DSM signal timing.

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그림 2. (a) 제안된 위상고정루프 구조 (b) 제안된 위상고정루프의 루프필터 출력파형 Fig. 2. (a) Proposed PLL. (b) Loop-filter output waveform of proposed PLL.

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그림 3. (a) 1차 MASH 델타-시그마 모듈레이터 (b) 3차 MASH 델타-시그마 모듈레이터 Fig. 3. (a) 1st-order MASH delta-sigma modulator. (b) 3rd-order MASH delta-sigma modulator.

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그림 6. 제안된 CP Fig. 6. Proposed CP.

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그림 7. (a) SRC 회로도. (b) 제어 신호 타이밍 Fig. 7. (a) SRC schmatic. (b) Control signal timing.

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그림 8. (a) 위상고정루프의 루프필터 파형 (b) DSM 출력신호 파형. Fig. 8. (a) LF waveform of proposed PLL (b) DSM output signal waveform.

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그림 9. (a) DSM과 SRC를 제외한 위상고정루프의 FFT. (b) 제안된 위상고정루프, ISRC=10μA. (c) 제안된 위상고정루프, ISRC=20μA Fig. 9. (a) FFT of proposed PLL without DSM and SRC. (b) Proposed PLL, ISRC=10μA. (c) Proposed PLL, ISRC=20μA.

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