전기전자학회논문지 (Journal of IKEEE)

  • 제17권1호
  • /
  • Pages.16-21
  • /
  • 2013
  • /
  • 1226-7244(pISSN)
  • /
  • 2288-243X(eISSN)
한국전기전자학회 (Institute of Korean Electrical and Electronics Engineers)
권호 표지
DOI QR코드

DOI QR Code

디스플레이 인터페이스에 적용된 6 Gbps급 송신기용 PLL(Phase Locked Loop) 설계

A Design of PLL for 6 Gbps Transmitter in Display Interface Application

  • 투고 : 2013.01.29
  • 심사 : 2013.03.11
  • 발행 : 2013.03.30
PDF 다운로드
⟨ 이전 논문 다음 논문 ⟩

초록

최근 주파수 합성기는 협대역으로 설계를 하거나 광대역 주파수 합성기의 경우 이중루프구조로 설계하여 위상잡음을 줄이는 방식을 사용하고 있다. 그러나 이중루프구조의 주파수 합성기는 전압제어발진기의 중심주파수 불일치와 추가적인 루프를 필요로 하는 단점을 가지고 있다. 본 논문에서는 800Mhz ~ 3Ghz를 지원하는 새로운 구조의 단일루프 형태의 다중제어 광대역 주파수 합성기를 제안한다. 본 논문의 주파수 합성기의 전압제어발진기는 Coarse 제어 전압과 Fine제어전압을 고정되며, 최종적으로 낮은 Kvco를 가지게 된다. 주파수 합성기의 모의실험은 UMC $0.11{\mu}m$ 공정에서 검증하였으며, 제안된 주파수 합성기는 다양한 응용분야에 사용될 수 있을 것으로 기대된다.

Recently, frequency synthesizers are being designed in two ways narrow-band loop or dual-loop for wide-band to reduce the phase noise. However, dual-loop has the disadvantage of center frequency mismatch and requiring an extra loop. In this paper, we propose a new structure that supports a range of 800Mhz ~ 3Ghz with multiple control of the single-loop frequency synthesizer without another loop. The control voltage of the VCO(coarse, fine) will be fixed, and finally the VCO will have a low Kvco. The frequency synthesizer is simulated using UMC $0.11{\mu}m$ process, proposed frequency synthesizer can be used in a variety of applications in the future.

키워드

참고문헌

  1. Gwon Won-Ok; Park Kyung; Kim Myoung-Jun, "high-speed serial transceiver built-in FPGA technology trends", Weekly Technology Trends 1110, pp.16-24.
  2. ElKader, S.A. ; Dessouky, M. "A 10 GHz Ring VCO Using a Wide Range Delay Cell Architecture", Microelectronics (ICM), International Conference on, 2009.
  3. Maneatis, J.G. "Low-Jitter Process-Independent DLL and PLL Based on Self-Biased Techniques", Solid-State Circuits, IEEE Journal of, 1996.
  4. P.Dudek; S.Szczepanski; J.V. Hatfield, "Ahigh-resolution CMOS time-to-digital converterutilizing a Vernier delay line," IEEE J. Solid-State Circuits, vol. 35, no. 2, pp. 240- 247, Feb. 2000. https://doi.org/10.1109/4.823449
  5. Marcel J.M. Pelgrom, Analog-to-Digital Conversion, Springer, p.304
  6. Sung Ba-Ro-Saim; Kim Jong-In, Ryu Seung-Tak, "Low power high speed comparator for low supply application", IEEK, 2010