Journal of the Institute of Electronics Engineers of Korea SD (대한전자공학회논문지SD)

The Institute of Electronics and Information Engineers (대한전자공학회)
권호 표지

An Equalizing for CCI Canceling in MLC NAND Flash Memory

MLC NAND 플래시 메모리의 CCI 감소를 위한 등화기 설계

  • Lee, Kwan-Hee (Dept. of Information and Communication Eng, Chungbuk National University) ;
  • Lee, Sang-Jin (Dept. of Information and Communication Eng, Chungbuk National University) ;
  • Kim, Doo-Hwan (Dept. of Information and Communication Eng, Chungbuk National University) ;
  • Cho, Kyoung-Rok (Dept. of Information and Communication Eng, Chungbuk National University)
  • 이관희 (충북대학교 정보통신공학과) ;
  • 이상진 (충북대학교 정보통신공학과) ;
  • 김두환 (충북대학교 정보통신공학과) ;
  • 조경록 (충북대학교 정보통신공학과)
  • Received : 2011.06.30
  • Accepted : 2011.10.10
  • Published : 2011.10.25
Download PDF
⟨ Previous Next ⟩

Abstract

This paper presents an equalizer reducing CCI(cell-to-cell interference) in MLC NAND flash memory. The CCI is a critical factor which affects occurring data errors in a cell, when surrounding cells are programed. We derived a characteristic equation for CCI considering write procedure of data that is similar with signal equalizing. The model considers the floating gate capacitance coupling effect, the direct field effect, and programming methods of the MLC NAND flash memory. We verify the proposed equalizer comparing with the measured data of 1-block MLC NAND flash memory. As the simulation result, the equalizer shows an error correction ratio about 60% under 20nm NAND process.

본 논문에서는 MLC 낸드플래시 메모리의 CCI(cell-to-cell interference)의 제거를 통한 에러 보정 등화기(equalizer)를 제안한다. 매년 메모리의 집적도가 두 배가 되고, MLC(multi level cell) 기술의 개발 등으로 플래시 메모리 시장의 급성장이 이루어졌다. CCI는 주변 셀이 프로그램 되면서 발생하는 영향으로 에러 발생에 중요한 요소이다. 제안된 CCI의 모델을 수식화하고, CCI의 제거를 통한 등화기를 설계하였다. 이 모델은 MLC 낸드플래시의 프로그램 순서와 주변 패턴을 기반으로 프로그램 전압(program voltage)의 영향이 고려되었다. 또한 제안된 등화기는 MLC NAND 플래시 메모리 1-블록에 데이터를 읽기/쓰기 동작의 측정 결과와 Matlab을 통하여 설계 및 검증되었다. 이 등화기는 심각한 CCI를 가지고 있는 20nm 낸드플래시 메모리 채널에서 약 60%의 에러 개선율을 보였다.

Keywords

References

  1. K. Yim, "A novel memory hierarchy for flash memory based storage systems," IEEK J. Semiconductor Technology and Science, vol.5, no.4, pp.262-269, Dec. 2005.
  2. K. Takeuchi, "Novel co-design of NAND flash memory and NAND flash controller circuits for sub-30nm low-power high-speed solid-state drives (SSD)," IEEE J. Solid-State Circuits, vol.44, no.4, pp.1227-1234, Apr. 2009. https://doi.org/10.1109/JSSC.2009.2014027
  3. C. Lee, S. Baek, and K. Park, "A hybrid flash file system based on NOR and NAND flash memories for embedded devices," IEEE Trans. on Computers, vol.57, no.7, pp.1002-1008, Jul. 2008. https://doi.org/10.1109/TC.2008.14
  4. Y. Maeda, H. Kaneko, "Error control coding for multilevel cell flash memories using nonbinary low-density parity-check codes," in Proc. ISDFT in VLSI Systems, pp.367-375, 2009.
  5. 김영일, 이학수, 김태원, 김동현, 윤한섭, 곽계달, "빠른 MLC(Multi-Level Cell) 프로그램 속도를 위한 ISPP (Incremental Step Pulse Program) 알고리즘 및 회로," 대한전자공학회 하계종합학술대회, pp.530-531, 2009.
  6. 이수관, 민상렬, 조유근, "플래시 메모리 관련 최근 기술 동향," 정보과학회지, no.24, vol.12, pp.99-106, Dec. 2006.
  7. T.K. Kim, S.N. Chang, and J.H. Choi, "Floating gate technology for high performance 8-level 3-bit NAND flash memory," Elsevier Solid-State Electronics, vol.53, no.7, pp.792-797, July 2009. https://doi.org/10.1016/j.sse.2009.03.019
  8. A. Ghetti, L. Bortesi, and L. Vendrame, "3D simulation study of gate coupling and gate cross- interference in advanced floating gate non-volatile memories," Elsevier Solid-State Electronics, vol.49, no.11, pp.1805-1812, Nov. 2005. https://doi.org/10.1016/j.sse.2005.10.014
  9. 김두환, 이상진, 남기훈, 김시호, 조경록, "MLC NAND 플래시 메모리의 셀간 간섭현상 감소를 위한 등화기 알고리즘." 전기학회논문지 59권 6호 pp. 1095-1102, June. 2010.
  10. K.T. Park, M.G. Kang, D.G. Kim, S.W. Hwang, B.Y. Choi, Y.T. Lee, C.H. Kim, and K.N. Kim, "A zeroing cell-to-cell interference page architecture with temporary LSB storing and parallel MSB program scheme for MLC NAND flash memories," IEEE J. Solid-State Circuits, vol.43, no.4, pp.919-928, April 2008.
  11. S.G. Jung, K.W. Lee, K.S. Kim, S.W. Shin, S.S. Lee, J.C. Om, G.H. Bae, and J.H. Lee, "Modeling of VTH shift in NAND flash-memory cell device considering crosstalk and short-channel effects," IEEE Trans. on Electron Devices, vol.55, no.4, pp.1020-1026, April 2008. https://doi.org/10.1109/TED.2008.916769
  12. C.H. Lee, S.K. Lee, S.H. Ahn, J.H. Lee, W.S. Park, Y.D. Cho, C.K. Jang, C.W. Yang, S.H. Chung, I.S. Yun, B.G. Joo, B.K. Jeong, J.Y. Kim, J.K. Kwon, H.J. Jin, Y.J. Noh, J.Y. Ha, M.S. Sung, D.I. Choi, S.H. Kim, J.W. Choi, T.H. Jeon, J.S. Yang, and Y.H. Koh, "A 32Gb MLC NAND-flash memory with Vth-enduranceenhancing schemes in 32nm CMOS," in Proc. ISSCC, pp.446-447, 2010.