Performance of the Maximum-Likelihood Detector by Estimation of the Trellis Targets on the Sixteen-Level Cell NAND Flash Memory

16레벨셀 낸드 플래시 메모리에서 트렐리스 정답 추정 기법을 이용한 최대 유사도 검출기의 성능

  • Received : 2010.06.07
  • Accepted : 2010.07.16
  • Published : 2010.07.25

Abstract

In this paper, we use the maximum-likelihood detection by the estimation of trellis targets on the 16-level cell NAND flash memory. This mechanism has a performance gain by using a maximum-likelihood detector. The NAND flash memory channel is a memory channel because of the coupling effect. Thus, we use the known data arrays to finding the targets of trellis. The maximum-likelihood detection by proposed scheme performs better than the threshold detection on the 16-level cell NAND flash memory channel.

본 논문에서는 16레벨셀 낸드 플래시 메모리 채널에 최대 유사도 검출 방법을 이용하여 데이터를 검출하기 위해 트렐리스의 정답 값을 추정하는 기법에 대해 연구 하였다. 이 기법은 최대유사도 검출기를 사용할 수 있게 되어 성능향상에 도움을 준다. 플래시 메모리는 커플링 효과 때문에 메모리가 있는 채널 모델링이므로, 이미 알고 있는 데이터 열을 훈련 과정을 통해 트렐리스의 정답 값을 추정하여, 이 값을 토대로 최대 유사도 검출한다. 본 실험을 통해 문턱 전압을 이용한 데이터 검출 방법보다 제안한 기법을 이용한 최대 유사도 검출기의 성능이 좋은 것을 보였다.

Keywords

Acknowledgement

Supported by : 한국연구재단

References

  1. T. Tanzawa et al., "A compact on-chip ECC for low cost Flash Memories," IEEE Journal of Solid-State Circuits, Vol. 32, No. 5, pp. 662-669, May 1997. https://doi.org/10.1109/4.568829
  2. B. Polianskikh and Z. Zilie, "Induced error-correcting code for 2bit-per-cell multi-level DRAM," Proceeding of the 44th IEEE 2001 Midwest Symposium on Circuits and Systems, vol. 2, pp. 352-355, Aug. 2001.
  3. H Chang et al,. "Multi-level memory systems using error control codes," IEEE International Symposium on Circuits and Systems (ISCAS), pp. II-393-II-396, May 2004.
  4. B. Chen, X. Zhang, and Z. Wang, "Error correction for multi-level NAND flash memory using Reed-Solomon codes," IEEE Workshop on Signal Processing Systems, pp. 94-99, Oct. 2008.
  5. S. Fe et al., "Multilevel flash memory on-chip error correction based on trellis coded modulation," IEEE International Symposium Circuits and Systems (ISCAS), pp. 1443-1446, May 2006.
  6. H. Lou, and C. Sundberg, "Increasing storage capacity in multilevel memory cells by means of communications and signal processing techniques," IEE Proceedings Circuits, Devices and Systems, Vol. 147, No. 4, pp. 229-236, Aug. 2000. https://doi.org/10.1049/ip-cds:20000472
  7. H. Nobukata et al., "A 144-Mb, Eight-level NAND flash memory with optimized pulsewidth programming," IEEE Journal of Solid-State Circuits, Vol. 35, No. 5, pp. 682-690, May 2000. https://doi.org/10.1109/4.841491
  8. T. Hara et al., "A 146-mm2 8-Gb multi-level NAND flash memory with 70-nm CMOS technology," IEEE Journal of Solid-State Circuits, Vol. 41, No. 1, pp. 161-169, Jan. 2006. https://doi.org/10.1109/JSSC.2005.859027
  9. K. Takeuchi, T. Tanaka, and T. Tanzawa, "A multipage cell architecture for high-spped programming multilevel NAND flash memories," IEEE Journal of Solid-State Circuits, Vol. 33, No. 8, pp. 1228-1238, Aug. 1998. https://doi.org/10.1109/4.705361
  10. M. Grossi, M. Lanzoni, and B. Ricco, "Program schemes for multilevel flash memories," Proceedings of the IEEE, Vol. 91, No. 4, pp. 594-601, April 2003. https://doi.org/10.1109/JPROC.2003.811714
  11. N. Shibata, and T. Tanaka, "Semiconductor memory device for storing multivalued data," U.S. Patent 6 657 891, Dec. 2, 2003.
  12. J. Lee, S. Hur, and J. Choi, "Effects of floating-gate interference on NAND flash memory cell operation," IEEE Electron Device Letters, vol. 23, no. 5, pp. 264-266, May 2002. https://doi.org/10.1109/55.998871
  13. T. Cho et al., "A dual-mode NAND flash memory: 1-Gb multilevel and high-performance 512-Mb signal-level modes," IEEE Journal of Solid-State Circuits, vol. 36, no. 11, pp. 1700-1706, Nov. 2001. https://doi.org/10.1109/4.962291
  14. 박동혁, 이재진, "멀티 레벨 셀 메모리의 채널 모델링", 한국통신학회논문지 vol. 34, no. 9, pp.880-886, Sep. 2009.
  15. 강동구, "플래그 셀들 사이의 커플링을 최소화시킬 수 있는 멀티-비트 플래시 메모리 장치 및 그것의 프로그램 방법", 대한민국특허청 출원번호 10-2006-0052605, 출원일 2006년 6월 12일.