Optimum Design of Bonding Pads for Prevention of Passivation Damage in Semiconductor Devices Utilizing Lead-on-Chip (LOC) Die Attach Technique

리드 온 칩 패키징 기술을 이용하여 조립된 반도체 제품에서 패시베이션 파손을 막기 위한 본딩패드의 합리적 설계

This article shows that the susceptibility of the device pattern to thermal stress-induced damage has a strong dependence on its proximity to the device comer in semiconductor devices utilizing lead-on-chip (LOC) die attach technique. The result, as explained based on numerical calculation and experiment, indicateds that the stress-driven damage potential of the passivation layer is the highest at the device comer. Thus, the bonding pads, which are very susceptible to passivation damage, should be designed to be located along the central region rather than the peripheral region of the device.

본 연구에서는 리드-온-칩 패키징 기술을 이용한 반도체 제품에서 디바이스의 패드의 위치가 온도변화로 인한 신뢰성 문제에 대단히 중요하다는 것을 보여준다. 컴퓨터를 이용한 이론적 계산 및 실험을 통해 패시베이션 파손으로 대변되는 신뢰성 문제가 디바이스의 코너 부위에 위치한 패턴에서 가장 심하게 발생할 수 있다는 것을 보여준다. 따라서, 패시베시션 파손 등으로 인한 디바이스의 신뢰성 저하를 예방하기 위해서는 취약한 패드 부위는 다바이스의 테두리 부위보다는 중앙부위에 위치하도록 설계하는 것이 바람직하다는 것을 본 연구에서는 지적하고 있다.