대한전자공학회논문지SD (Journal of the Institute of Electronics Engineers of Korea SD)

대한전자공학회 (The Institute of Electronics and Information Engineers)
권호 표지

연산기와 메모리 재사용을 이용한 효율적인 DVB-S2 규격의 LDPC 복호기 구조

Architecture of an LDPC Decoder for DVB-S2 using reuse Technique of processing units and Memory Relocation

  • 박재근 (숭실대학교 전자공학과) ;
  • 이찬호 (숭실대학교 정보통신전자공학부)
  • Park Jae-Geun (Dept. of Electronic Engr., Soongsil University) ;
  • Lee Chan-Ho (School of Electronic Engr., Soongsil University)
  • 발행 : 2006.09.01
PDF 다운로드
⟨ 이전 논문 다음 논문 ⟩

초록

Low Density Parity Check (LDPC) code는 최근 그 우수한 성능으로 인하여 4세대 무선 이동 통신용 채널 코딩으로 주목받고 있다. 또한 유럽 디지털 위성 방송 규격인 DVB-S2는 LDPC 코드를 채널 코딩방식으로 채택하였다. 본 논문에서는 인코더와 디코더 양쪽 모두 효율적으로 하드웨어 구현이 가능한 hybrid H-matrix 구조를 이용한 DVB-S2 LDPC 복호기 구조를 제안한다. Hybrid H-matrix는 semi-random 방식과 partly parallel 방식을 결합하여 부호기와 복호기를 동시에 효율적으로 구현할 수 있다. 제안된 복호기 구조에서는 다양한 코드율에 사용되는 Variable Node processor Unit (VNU)을 재사용하기 위한 새로운 VNU와 최적화된 블록 메모리 배치 방법을 이용하였다. 제안된 구조를 이용하여 코드율 1/2의 DVB-S2 LDPC 복호기를 설계하였고 그 결과를 기존의 복호기와 비교하였다.

Low-density parity-check (LDPC) codes are recently emerged due to its excellent performance. The standard for European high definition satellite digital video broadcast, DVB-S2 has adopted LDPC codes as a channel coding scheme. This paper proposes a DVB-S2 LDPC decoder architecture using a hybrid parity check matrix which is efficient in hardware implementation for both decoders and encoders. The hybrid H-matrices are constructed so that both the semi-random technique and the partly parallel structure can be applied to design encoders and decoders. Using the hybrid H-matrix scheme, the architecture of LDPC decoder for DVB-S2 can be very practical and efficient. In addition, we show a new Variable Node processor Unit (VNU) architecture to reuse the VNU for various code rates and optimized block memory placement to reuse. We design a DVB-S2 LDPC decoder of code rate 1/2 usng the proposed architecture. We estimate the performance of the DVB-S2 LDPC decoder and compare it with other decoders.

키워드

참고문헌

  1. R. G. Gallager, 'Low density parity check codes', IRE Trans. Inform. Theory, vol. IT-8, pp. 21-28, Jan. 1962 https://doi.org/10.1109/TIT.1962.1057683
  2. D. J. C. MacKay and R. M. Neal, 'Near Shannon limit performance of low density parity check codes', Electron. Lett., vol. 32, pp. 1645-1646, Aug. 1996 https://doi.org/10.1049/el:19961141
  3. S.-Y. Chung, G. D. Forney Jr., T. J. Richardson, and R. Urbanke, 'On the design of low-density parity-check codes within 0.0045dB of the Shannon limit', IEEE Commun. Lett., vol. 5, pp. 58-60, Feb. 2001 https://doi.org/10.1109/4234.905935
  4. Tong Zhang, Z. Wang, and K. K. Parhi, 'On finite precision implementation of low-density parity-check codes decoder', in Proc. of 2001 IEEE Int. Symp. on Circuits and Systems (ISCAS), vol. 4, pp. 202-205, Sydney, Australia, May 2001 https://doi.org/10.1109/ISCAS.2001.922207
  5. DVB-S2 ETSI EN 302 307 V1.1.1 (2005-03), Digital Video Broadcasting-Satellite version 2, ETSI, 2005
  6. 한재선, 이찬호, 'Efficient LDPC coding using a hybrid H-matrix', 2003 SOC design conference, pp.884-887, 2003
  7. Chanho Lee, Jaegeun Park, Jee Myong Lee, and Kwang Yup Lee, 'Design of encoder and decoder for LDPC codes using hybrid H-matrix,' IFIP VLSI-SoC, pp.317-320 Perth, Austrilia. Oct. 2005
  8. Li Ping, W. K. Leung, and Nam Phamdo, 'Low density parity check codes with semi-random parity check matrix', IEE Electronics Lett., vol. 35, pp. 38-39, Jan. 1999 https://doi.org/10.1049/el:19990065
  9. T. Zhang, and K. K. Parhi, 'VLSI implementation-oriented (3,k)-regular low-density parity check codes', IEEE Workshop, signal processing systems(SiPS), pp. 25-36, Antwerp, Belgium, Sept. 2001 https://doi.org/10.1109/SIPS.2001.957328
  10. Hao Zhong and Tong Zhang, 'Design of VLSI Implementation-Oriented LDPC codes', IEEE Vehicular Technology Conference, Orlando, USA, Oct. 2003
  11. P. Urard et,al. 'A 135Mb/s DVB-S2 compliant codec based on 64800b LDPC and BCH codes', In IEEE Solid-state Circuits Conference (ISSCC), vol. 1, pp.446-609, Feb. 2005 https://doi.org/10.1109/ISSCC.2005.1494061
  12. F. Kienle, T. Brack, and N. Wehn. 'A synthesizable IP core for DVB-S2 LDPC code decoding', In IEEE Conference on Design Automation and Test in Europe (DATE), vol. 3, pp.100-105, Mar. 2005 https://doi.org/10.1109/DATE.2005.39
  13. J. Dielissen, A Hekstra, and V.Berg, 'Low cost LDPC decoder for DVB-S2', In IEEE Conference onDesign Automation and Test in Europe (DATE), vol 2, pp.06-10, Mar. 2006
  14. 김민정, '차세대 유럽형 디지털 위성 방송을 위한 LDPC decoder 설계', 이화여자대학교 과학기술대학원 석사학위 논문, 2005