대한전자공학회논문지SD (Journal of the Institute of Electronics Engineers of Korea SD)

대한전자공학회 (The Institute of Electronics and Information Engineers)
권호 표지

전류모드 CMOS 다치 논리회로를 이용한 32${\times}$32-Bit Modified Booth 곱셈기 설계

Design of a 323${\times}$2-Bit Modified Booth Multiplier Using Current-Mode CMOS Multiple-Valued Logic Circuits

  • 이은실 (강원대학교 전자공학과) ;
  • 김정범 (강원대학교 전기전자정보통신공학부)
  • 발행 : 2003.12.01
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초록

본 논문에서는 CMOS 다치 논리회로를 이용한 32×32 Modified Booth 곱셈기를 제시하였다. 이 곱셈기는 Radix-4 알고리즘을 이용하였으며, 전류모드 CMOS 4차 논리회로로 구현하였다. 설계한 곱셈기는 트랜지스터 수를 기존의 전압 모드 2진 논리 곱셈기에 비해 63.2%, 이전의 다치 논리 곱셈기에 비해 37.3% 감소시켰다. 이 곱셈기는 내부 구조를 규칙적으로 배열하여 확장성을 갖도록 하였다. 설계한 회로는 3.3V의 공급전압과 단위전류 10㎂를 사용하여, 0.3㎛ CMOS 기술을 이용하여 구현하였으며 HSPICE를 사용하여 검증하였다. 시뮬레이션 결과, 설계한 곱셈기는 5.9㎱의 최대 전달지연시간과 16.9mW의 평균 전력소모 특성을 갖는다.

This paper proposes a 32${\times}$32 Modified Booth multiplier using CMOS multiple-valued logic circuits. The multiplier based on the radix-4 algorithm is designed with current mode CMOS quaternary logic circuits. Designed multiplier is reduced the transistor count by 67.1% and 37.3%, compared with that of the voltage mode binary multiplier and the previous multiple-valued logic multiplier, respectively. The multiplier is designed with a 0.35${\mu}{\textrm}{m}$ standard CMOS technology at a 3.3V supply voltage and unit current 10$mutextrm{A}$, and verified by HSPICE. The multiplier has 5.9㎱ of propagation delay time and 16.9mW of power dissipation. The performance is comparable to that of the fastest binary multiplier reported.

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참고문헌

  1. 이용섭, 곽철호, 김정범, '전류모드 다치논리 CMOS 회로를 이용한 전가산기 설계' 전자공학회 논문지ㅡ 제39권, SD편, 제1호, pp. 76-82, 2002년 1월
  2. K. Wayne Current, 'Current-Mode CMOS Multiple-Valued Logic Circuits' IEEE J. Solid-State Circuits, vol.29, No.2, pp. 95-107, Feb. 1994 https://doi.org/10.1109/4.272112
  3. Shoji Kawahito, Michitaka Kameyama, Tatsuo Higuchi, and Haruyasu Yamada, 'A $32{times}32-bit$ Multiplier Using Multiple-Valued MOS Current-Mode Circuits' IEEE J. Solid-State Circuits, vol.23, No.1, pp.124-132, Feb. 1988 https://doi.org/10.1109/4.268
  4. Gensuke Goto, Atsuki Inoue, Ryoichi Ohe, Shoichiro Kashiwakura, Shin Mitarai Tsuru, and Tetsuo Izawa, 'A 4.1-ns Compact $54{times}54-b$ Multiplier Utilizing Sign-Select Booth Encoders' IEEE J. Solid-State Circuits, vol.32, No.11, pp. 1676-1682, Nov. 1997 https://doi.org/10.1109/4.641687
  5. K. Wayne Current, 'Application fo quaternary logic to the design of a proposed discrete cosine transform chip' Int. J. Electronics, vol. 67, No.5, pp. 678-701, 1989
  6. Masayuki Mizuno, Masakazu Yamashina, Koichiro Furuta, Hiroyuki Igura, Hitoshi Abiko, Kazuhiro Okabe, Atsuki Ono, and Hachiro Yamada 'A Ghz MOS Adaptive pipeline Technique Using MOS Current-Mode Logic' IEEE J. Solid-State Circuits, vol.31 , No:6, pp. 784-791, June 1996 https://doi.org/10.1109/4.509864