초록
Verilog HDL의 UDP(User Defined Primitive) 라이브러리는 디지털 회로 설계 과정에서 시뮬레이션을 위해 사용된다. 그러나 합성이 되지 않는 특성으로 인해 이와 등가의 게이트수준 라이브러리를 따로 만드는 데에 많은 시간과 노력이 소요된다. 등가의 게이트수준 모델이 존재하지 않을 경우 이는 테스트 과정에서 고장 검출율을 낮추는 요인이 되므로 등가 게이트수준 모델 생성은 필수적이며 이의 자동화가 필요하다. 이를 위해 매우 복잡한 알고리즘이 발표되기는 했지만 Verilog UDP library의 특성상 보다 더 간단한 알고리즘으로 구현이 가능하다. 알고리즘이 간략해짐에 따라 이를 구현하는 데에 걸리는 시간과 노력이 절약되고 프로그램 실행시간도 크게 줄일 수 있다.
UDP library of Verilog HDL has been used for simulation of digital systems. But it takes a lot of time and efforts to generate a gate-level library equivalent to the UDP library manually due to the characteristic of UDP that does not support synthesis. It is indispensable to generate equivalent gate-level model in testing the digital systems because fault coverage can be reduced without the equivalent gate-level models. So, it is needed to automate the process of generating the equivalent gate-level models. An algorithm to solve this problem has been proposed, but it is unnecessarily complex and time-consuming. This paper suggests a new improved algorithm to implement the conversion to gate-level models, which exploits the characteristic of UDP Experimental results are demonstrated to show the effectiveness of the new algorithm.
