고속 프랙탈 영상압축을 위한 VLSI 어레이의 입력핀의 감소

Reduction of Input Pins in VLSI Array for High Speed Fractal Image Compression

본 논문에서는 프랙탈 영상압축에서 일차원 VLSI 어레이의 입력편의 수를 줄이기 위한 방법을 제안했다. 제안한 VLSI 어레이 구조에서는 쿼드-트리 분할방식을 사용하였으며 치역과 정의역의 데이터 입력핀을 공유함으로써 입력핀의 수를 50% 줄일 수 있었다. 또한 입력 데이터의 가중치가 낮은 하위의 몇 비트를 생략함으로써 데이터 입력핀의 수를 줄이고 처리요소의 내부 연산회로를 간단히 할 수 있었다. 이 방법의 성능을 검증하기 위하여 256x256 및 512$\times$512 Lena 영상을 사용하여 시뮬레이션을 수행했다. 그 결과, 원 입력 데이터의 최하위 2-비트를 제거하여도 신호대 잡음비가 약 32dB로 원 영상을 복원할 수 있었으며 치역과 정의역의 데이터 입력핀을 공유하는 VLSI 어레이에서 보다 입력핀을 추가로 25% 정도 줄일 수 있었다.

In this paper, we proposed a method to reduce the number of input pins in one-dimensional VLSI array for fractal image compression. We use quad-tree partition scheme and can reduce the number of the input pins up to 50% by sharing the domain\`s and the range\`s data input pins in the proposed VLSI array architecture. Also, we can reduce the input pins and simplify the internal operation circuit of the processing elements by eliminating a few number of bits of the least significant bits of the input data. We simulated using the 256$\times$256 and 512$\times$512 Lena images to verify performance of the proposed method. As the result of simulation, we can decompress the original image with about 32dB(PSNR) in spite of elimination of the least significant 2-bit in the original input data, and additionally reduce the number of input pins up to 25% compared to VLSI array sharing input pins of range and domain.